JP4671614B2 - 半導体装置 - Google Patents

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Description

本発明はトランジスタ近傍に形成される寄生容量を低減する半導体装置に関する。
近年、半導体プロセスの微細化に伴い、ＭＯＳトランジスタを形成するゲート電極の寸法制御がより困難になってきている。特にゲートパターンの疎密差により、光近接効果の影響やエッチング特性に差が生じるため、周囲形状の違いによるゲート電極の仕上り寸法ばらつきが問題となってきている。この問題について、図８（ａ）〜（ｃ）を参照しながら説明する。
図８（ａ）はゲート電極の仕上り寸法ばらつき低減のためダミーゲートを配置した従来の半導体装置の平面構造の一例を示す図であり、図８（ｂ）及び図８（ｃ）は順に図８（ａ）のVIIb−VIIb線及びVIIc−VIIc線における断面図である。
図８（ａ）〜（ｃ）に示すように、従来の半導体装置の構造において、基板１０上には、複数のトランジスタ領域を区画する素子分離領域１１が形成されている。素子分離領域１１は、例えばＳｉＯ2 膜からなる。基板１０の各トランジスタ領域の上にはゲート絶縁膜１３を挟んでゲート電極１２が形成されている。また、基板１０の各トランジスタ領域におけるゲート電極１２の両側には、ソース領域及びドレイン領域となる例えばＮ型不純物拡散領域１４が設けられている。具体的には、ゲート電極１２ａ及び不純物拡散領域１４ａからなる第１のＮＭＯＳトランジスタＴＮａと、ゲート電極１２ｂ及び不純物拡散領域１４ｂからなる第２のＮＭＯＳトランジスタＴＮｂとが、素子分離領域１１を挟んで隣り合うように基板１０上に設けられている。
また、素子分離領域１１上には、ゲート電極１２と平行してダミーゲート１５が形成されている。具体的には、第１のＮＭＯＳトランジスタＴＮａに隣接する素子分離領域１１のうち、第２のＮＭＯＳトランジスタＴＮｂと反対側に形成された素子分離領域の上にはダミーゲート１５ａが、第１のＮＭＯＳトランジスタＴＮａと第２のＮＭＯＳトランジスタＴＮｂに挟まれた素子分離領域１１上にはダミーゲート１５ｂが、第２のＮＭＯＳトランジスタＴＮｂに隣接する素子分離領域１１のうち、第１のＮＭＯＳトランジスタＴＮａと反対側に形成された素子分離領域の上にはダミーゲート１５ｃが形成されている。
基板１０、素子分離領域１１、ゲート電極１２、ゲート絶縁膜１３、Ｎ型不純物拡散領域１４及びダミーゲート１５は、ＳｉＯ2 からなる層間絶縁膜１６によって覆われている。ここで、該層間絶縁膜１６には、Ｎ型不純物拡散領域１４のゲート電極１２の両側それぞれに達するコンタクトプラグ１７が形成されている。具体的には、Ｎ型不純物拡散領域１４ａに対してコンタクトプラグ１７ａとコンタクトプラグ１７ｂとが、Ｎ型不純物拡散領域１４ｂに対してはコンタクトプラグ１７ｃとコンタクトプラグ１７ｄとが形成されている。尚、コンタクトプラグ１７は、コンタクトホールにタングステン等の高融点金属を埋め込んだ構造を持つ。
このような従来の半導体装置の構造では、ゲート電極１２に対し所定の距離を置いてダミーゲート１５を配置することでゲートパターンの疎密差を低減している。これによって、ゲートパターンの疎密差を原因とする光近接効果及びエッチング特性のばらつきを低減させ、ゲート仕上がり寸法のばらつきを低減する。
また、図９は、従来のゲート電極の仕上り寸法ばらつき低減のためダミーゲートを配置し、更に不要となったダミーゲートを配線として利用した半導体装置の構造の一例を示す平面図である。
図９に示す半導体装置の構造では、基板（図示せず）上には、複数のトランジスタ領域を区画する素子分離領域（図示せず）が形成されている。基板の各トランジスタ領域の上には、ゲート絶縁膜（図示せず）を挟んでゲート電極１２ｃが形成されている。また、基板の各トランジスタ領域におけるゲート電極１２ｃの両側には、ソース領域及びドレイン領域となる例えばＮ型不純物拡散領域１４及びＰ型不純物拡散領域１８が設けられている。具体的には、ゲート電極１２ｃ及びＮ型不純物拡散領域１４ｃからなるＮＭＯＳトランジスタＴＮｃと、ゲート電極１２ｃ及びＰ型不純物拡散領域１８からなるＰＭＯＳトランジスタＴＰとが素子分離領域を挟んで隣り合うように設けられている。
ここで、ゲート電極１２ｃは、ＮＭＯＳトランジスタＴＮｃとＰＭＯＳトランジスタＴＰとの両方に亘って連結して形成された単一のゲート電極となっている。
また、ゲート電極１２ｃの両側の領域に形成されているＮ型不純物拡散領域１４ｃ上及びＰ型不純物拡散領域１８上に、ゲート電極１２ｃと平行にダミーゲート１５ｄ及びダミーゲート１５ｅが形成されている。ここで、ダミーゲート１５ｄは、それぞれＮ型不純物拡散領域１４ｃ上及びＰ型不純物拡散領域１８上に独立して別個に形成されたダミーゲートである。これに対し、ダミーゲート１５ｅは、隣接するＮＭＯＳトランジスタＴＮｃとＰＭＯＳトランジスタＴＰとに亘って連結して形成された単一のダミーゲートである。
Ｎ型不純物拡散領域１４ｃ及びＰ型不純物拡散領域１８、ゲート電極１２ｃ、ダミーゲート１５ｄ及びダミーゲート１５ｅは、ＳｉＯ2 からなる層間絶縁膜（図示せず）によって絶縁されている。ここで、層間絶縁膜には、ＮＭＯＳトランジスタＴＮｃのＮ型不純物拡散領域１４ｃ及びＰＭＯＳトランジスタＴＰのＰ型不純物拡散領域１８にそれぞれ達するコンタクトプラグ１７ｅ及び１７ｆが形成されている。尚、コンタクトプラグ１７は、コンタクトホールにタングステン等の高融点金属を埋め込んだ構造を持つ。また、コンタクトプラグ１７ｅ、コンタクトプラグ１７ｆはそれぞれダミーゲート１５ｄ及びダミーゲート１５ｅに接続されている。
ダミーゲート１５ｄ及びダミーゲート１５ｅはゲート電極１２ｃの仕上り寸法のばらつき低減のために形成されるが、ゲート電極１２ｃの形成後は不要となる。ここで、ＮＭＯＳトランジスタＴＮｃの不純物拡散領域１４ｃ上でダミーゲート１５ｅとコンタクトプラグ１７ｆとを接続すると共に、ＰＭＯＳトランジスタＴＰの不純物拡散領域１８上でダミーゲート１５ｅとコンタクトプラグ１７ｆと接続し、ダミーゲート１５ｅを配線として利用することで、配線層のリソースを確保し集積度の向上を図ることができる（例えば、特許文献１参照）。
特開２００２−２０８６４３号公報（第１０頁、第５図）
しかしながら、従来の半導体装置の構造には、以下のような課題がある。
図８に示す半導体装置の構造では、ゲート電極から所定の距離にダミーゲートが近接して配置される。よって、ダミーゲート１５とそれに近接するコンタクトプラグ１７、ゲート電極１４とそれに近接するコンタクトプラグ１７、及びゲート電極１４とその一番近くにあるダミーゲート１５がそれぞれ一組の電極となり、且つ該一組の電極がそれぞれ層間絶縁膜を挟んで容量素子を形成する構造となっている。具体的には、例えば第１のＮＭＯＳトランジスタＴＮａにおいて、ダミーゲート１５ａとコンタクトプラグ１７ａ、ダミーゲート１５ｂとコンタクトプラグ１７ｂ、ゲート電極１２ａとダミーゲート１５ａ、及びゲート電極１２ａとダミーゲート１５ｂ等がそれぞれ一組の電極となり、且つ該一組の電極がそれぞれ層間絶縁膜１６を挟んで容量素子を形成している。また、第２のＮＭＯＳトランジスタＴＮｂにおいても、例えばダミーゲート１５ｂとコンタクトプラグ１７ｃ、ダミーゲート１５ｃとコンタクトプラグ１７ｄ、ゲート電極１２ｂとダミーゲート１５ｂ、及びゲート電極１２ｂとダミーゲート１５ｃ等がそれぞれ一組の電極となり、且つ該一組の電極がそれぞれ層間絶縁膜１６を挟んで容量素子を形成している。このような容量素子が形成されてしまうことから、ＮＭＯＳトランジスタのゲート、ソース及びドレインのいずれにも寄生容量が付加された構造となり、スイッチング動作の速度低下が引き起こされる。
また、図９に示す半導体装置の構造においては、ゲート電極１２ｃから所定の距離にダミーゲート１５ｄ及びダミーゲート１５ｅが近接して配置され、且つダミーゲート１５ｄ及びダミーゲート１５ｅがソース又はドレインと電気的に接続されている。さらに、ダミーゲート１５ｄ及びダミーゲート１５ｅはいずれもゲート電極１２ｃに平行して配置されている。このため、ゲート電極１２ｃとダミーゲート１５ｄが層間絶縁膜を挟んで平行平板容量素子を形成する構造となると共に、ゲート電極１２ｃとダミーゲート１５ｅが層間絶縁膜を挟んで平行平板容量素子を形成する構造となる。このことから、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート・ソース間、ゲートドレイン間に寄生容量が付加された構造となり、スイッチング動作の速度低下が引き起こされる。
また、例えば図９に示す半導体装置の構造ではダミーゲート１５ｄ及びダミーゲート１５ｅは順にコンタクトプラグ１７ｅ及びコンタクトプラグ１７ｆによって配線と接続された構造を取っている。しかし、該構造とは異なりダミーゲート１５ｄ及びダミーゲート１５ｅが配線に接続されていない構造を取っていた場合、ダミーゲート１５ｄ及びダミーゲート１５ｅはフローティングノード（どこにも接続されていない配線や拡散領域等）となる。フローティングノードは電位状態が安定せず、デバイスとしてのモデル化が困難であり、設計環境への正確な反映ができない。よって誤動作の原因となる可能性がある。
以上のことから、本発明の目的は、ダミーゲートを利用してゲート電極の仕上り寸法ばらつきを低減した半導体装置において、トランジスタのゲート、ソース及びドレイン等に付加される寄生容量を低減し、より高速動作、低消費電力及び安定動作を実現する半導体装置とその製造方法を提供することである。
前記の課題を解決するため、本発明に係る第１の半導体装置は、基板上に形成された第１のゲート電極および第２のゲート電極と、基板上における第１のゲート電極および第２のゲート電極の両側にそれぞれ形成された不純物領域と、第１のゲート電極を覆うように形成された第１の層間絶縁膜と、第２のゲート電極を覆うように形成された第２の層間絶縁膜と、基板の主面方向において第１の層間絶縁膜と第２の層間絶縁膜との間に形成された第３の層間絶縁膜とを備え、第３の層間絶縁膜は第１の層間絶縁膜および第２の層間絶縁膜よりも誘電率が低く、第１の層間絶縁膜の誘電率と第２の層間絶縁膜の誘電率は同じである。
第１の半導体装置において、第１及び第２の層間絶縁膜が例えば比誘電率４．２であるＳｉＯ2 で形成されているのに対して、第３の層間絶縁膜は例えば比誘電率２．９であるＳｉＯＣなどのＬｏｗ−ｋ材料で形成されている。
このような場合、第３の層間絶縁膜が低誘電率であるとは、ＳｉＯ2 の誘電率４．２に比べて誘電率が低いことを示すことになる。但し、第１の層間絶縁膜及び第２の層間絶縁膜を形成する材料を前記のＳｉＯ2 に、第３の層間絶縁膜を形成する材料を前記のＳｉＯＣに限るわけではなく、第１及び第２の層間絶縁膜に比べて第３の層間絶縁膜の誘電率が低くなっていれば良い。
このような構成となっていることから、第１の半導体装置においては、寄生容量が低減されている。具体的には、基板上に互いに隣接して形成された複数のトランジスタのそれぞれのゲート電極（例えば第１のトランジスタに形成された第１のゲート電極と、第１のトランジスタに隣接する第２のトランジスタに形成された第２のゲート電極）同士で層間絶縁膜を挟むことによって生じている寄生容量が軽減されている。これは、第１の半導体装置の構造では、第１及び第２のゲート電極の間に形成されている層間絶縁膜の一部が低誘電率の第３の層間絶縁膜となっているためである。
また、第１の半導体装置では、ゲート電極とソース又はドレインとの間で層間絶縁膜を挟むことによって生じている寄生フリンジ容量が低減されている。これは、第１の半導体装置では、第１及び第２のゲート電極とソース又はドレインとの間の層間絶縁膜の一部が低誘電率の第３の層間絶縁膜となっているためである。ここで、フリンジ容量とは、二次元的及び三次元的な電界分布の影響による、平行平板容量で近似された容量に対する容量の増大分である。
上記のように、第１の半導体装置によると寄生容量が低減できることから、スイッチ動作の速度低下を抑制できると共に消費電力を低減できる。
ここで、Ｌｏｗ−ｋ材料は機械的強度や密着性等の点でＳｉＯ2 等の従来から用いられている層間絶縁膜に比べて劣る場合があるが、第１の半導体装置ではＳｉＯ2 等の従来から用いられている層間絶縁膜に対して局所的にＬｏｗ−ｋ材料を埋め込んだ構造となるため、信頼性は確保できる。
また、基板の第１のゲート電極両側の領域に形成されたＬＤＤ（Lightly Doped Drain）領域と、第１のゲート電極両側に形成されたサイドウォールと、基板、第１のゲート電極及びサイドウォールを覆うように形成されたライナーエッチ膜とを更に備えていても良い。
また、第１の半導体装置の第３の層間絶縁膜は、不純物拡散領域上に形成されていてもよい。
また、基板上に前記不純物拡散領域を囲むように形成された素子分離領域をさらに備えていることが好ましい。
また、第１の半導体装置の第３の層間絶縁膜は、素子分離領域上に形成されていても良いし、不純物拡散領域上と該素子分離領域上とにまたがるように形成されてもよい。
第３の層間絶縁膜が上のいずれの位置に形成されていても、第１の半導体装置の効果が十分に得られる。
また、第１の層間絶縁膜に、前記不純物拡散領域に達するコンタクトプラグが形成されていることが好ましい。
このようにすると、コンタクトプラグを介して不純物拡散領域と配線とを接続できる。また、互いに隣接する複数のトランジスタのそれぞれのコンタクトプラグ（例えば第１のトランジスタに接続されたコンタクトプラグと、第１のトランジスタに隣接する第２のトランジスタに接続するコンタクトプラグ）同士は層間絶縁膜を挟んで寄生容量を生じているが、第１の半導体装置の構造を用いると、該寄生容量を低減できる。これは、第１の半導体装置では、２つのコンタクトプラグの間に形成された層間絶縁膜の少なくとも一部を低誘電率の第３の層間絶縁膜とすることができるためである。
また、コンタクトプラグと基板との間には層間絶縁膜及び素子分離領域を挟むことによって寄生フリンジ容量が発生するが、第１の半導体装置によると、該寄生容量が低減されている。これは、第１の半導体装置においては、コンタクトプラグと基板との間に形成された前記層間絶縁膜の少なくとも一部を低誘電率の第３の層間絶縁膜とすることができることからである。
以上のように寄生容量が低減できることから、スイッチ動作の速度低下を低減できると共に消費電力を低減できる。
尚、不純物領域に達するコンタクトプラグの形成位置については、第１の層間絶縁膜に形成されているのに代えて第３の層間絶縁膜に形成されていても良いし、第１の層間絶縁膜及び第３の層間絶縁膜にまたがって形成されていても良い。
このような位置に形成されている場合にも、第１の層間絶縁膜にコンタクトプラグが形成されている場合と同様の効果が得られる。
本発明によると、ダミーゲートを利用することによりゲート仕上がり寸法のばらつきを低減できると共に、ゲート電極形成後にダミーゲートを除去することによりダミーゲートに起因する寄生容量を解消することができる。また、ダミーゲートを除去することでフローティングノードの発生を防ぐことができ、半導体装置の動作の安定化を実現できる。
また、層間絶縁膜の一部を低誘電率の層間絶縁膜とするか又は中空領域とすることで、トランジスタのゲート、ソース及びドレイン並びにコンタクトプラグに付加される寄生容量を低減できる。このように寄生容量が低減できることから、より高速で低消費電力な半導体装置が実現できる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｃ）は本発明の第１の実施形態に係わる半導体装置の構造を示す図であり、図１（ａ）は平面図、図１（ｂ）及び図１（ｃ）は順に図１（ａ）のＩｂ−Ｉｂ線における断面図及びＩｃ−Ｉｃ線における断面図である。
図１（ａ）〜（ｃ）に示すように、基板１００上には、複数のトランジスタ領域を区画する素子分離領域１０１が形成されている。素子分離領域１０１は、例えばＳｉＯ2 膜からなる。基板１００の各トランジスタ領域の上にはゲート電極１０２がゲート絶縁膜１０３を挟んで形成されている。また、基板１００の各トランジスタ領域におけるゲート電極１０２の両側には、ソース領域及びドレイン領域となる例えばＮ型不純物拡散領域１０４が設けられている。具体的には、ゲート電極１０２ａ及び不純物拡散領域１０４ａからなる第１のＮＭＯＳトランジスタＴＮ１と、ゲート電極１０２ｂ及び不純物拡散領域１０４ｂからなる第２のＮＭＯＳトランジスタＴＮ２とが、素子分離領域１０１を挟んで隣り合うように基板１００上に設けられている。
不純物拡散領域１０４上には、ゲート電極１０２を覆うように第１の層間絶縁膜１０５が形成されており、該第１の層間絶縁膜１０５は、例えばＳｉＯ2 膜からなる。また、基板１００の主面方向において第１の層間絶縁膜１０５の一部を挟んでゲート電極１０２と隣り合うように第２の層間絶縁膜１０６が形成されている。第２の層間絶縁膜１０６は、第１の層間絶縁膜１０５に比べて低誘電率である膜、例えばＳｉＯＣ膜等からなる。具体的には、第１のＮＭＯＳトランジスタＴＮ１のゲート電極１０２ａを覆う第１の層間絶縁膜１０５の一部は、第２のＮＭＯＳトランジスタＴＮ２の反対側に設けられた第２の層間絶縁膜１０６ａと、第２のＮＭＯＳトランジスタＴＮ２側に設けられた第２の層間絶縁膜１０６ｂとによって挟まれている。また、第２のＮＭＯＳトランジスタＴＮ２のゲート電極１０２ｂを覆う第１の層間絶縁膜１０５の一部は、第２の層間絶縁膜１０６ｂつまり第１のＮＭＯＳトランジスタＴＮ１側に設けられた第２の層間絶縁膜１０６ｂと、第１のＮＭＯＳトランジスタＴＮ１の反対側に設けられた第２の層間絶縁膜１０６ｃとによって挟まれている。
また、第１の層間絶縁膜１０５には、各トランジスタのＮ型不純物拡散領域１０１にそれぞれ達するコンタクトプラグ１０７が形成されている。具体的には、第１のＮＭＯＳトランジスタＴＮ１では不純物拡散領域１０４ａに達するコンタクトプラグ１０７ａ及びコンタクトプラグ１０７ｂが形成されており、また第２のＮＭＯＳトランジスタＴＮ２では不純物拡散領域１０４ｂに達するコンタクトプラグ１０７ｃ及びコンタクトプラグ１０７ｄが形成されている。尚、コンタクトプラグ１０７は、コンタクトホールにタングステン等の高融点金属を埋め込んだ構造を持つ。
図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）に示すように、予め選択的酸化法等により、基板１００に素子分離領域１０１を形成する。
次に、図２（ｂ）に示すように、ゲート絶縁膜１０３と、ゲート電極１０２及びダミーゲート１０８となる導電膜とを順に形成した後、公知のフォトリソグラフィ技術及びエッチング技術により、該導電膜をパターン化してゲート電極１０２及びダミーゲート１０８を形成する。
次に、図２（ｃ）に示すように、基板１００のゲート電極１０２の両側に相当する領域に、イオン注入等の方法によって、不純物拡散領域１０４を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition ）法等によって基板１００の上に第１の層間絶縁膜１０５を形成する。
続いて、公知のフォトリソグラフィ技術及びエッチング技術によってダミーゲート１０８上の第１の層間絶縁膜１０５を除去すると共に、ダミーゲート１０８を除去する。この際、層間絶縁膜１０５について、図３（ａ）のように、ダミーゲート１０８上に加えてダミーゲート１０８の横の領域についても除去されても良い。
この後、図３（ｂ）に示すように、ダミーゲート１０８上の第１の層間絶縁膜１０５とダミーゲート１０８とを除去した領域に、例えばＣＶＤ法等により、第１の層間絶縁膜１０５に比べて低誘電率の第２の層間絶縁膜１０６を形成する。
次に、公知のフォトリソグラフィ技術及びエッチング技術によって、第１の層間絶縁膜１０５に、不純物拡散領域１０４に達するコンタクトホールを形成する。最後に該コンタクトホールにタングステン等の高融点金属を埋め込んでコンタクトプラグ１０７を形成すると、図１（ａ）〜（ｃ）に示した半導体装置を製造できる。
第１の実施形態によると、ダミーゲート１０８によってゲートパターンの疎密差を低減することで、ゲートパターンの疎密差を原因とする光近接効果又はエッチング特性のばらつきを低減させる。これによって、ゲート仕上がり寸法のばらつきを低減する。これと共に、基板１００、素子分離領域１０１、ゲート電極１０２、ゲート絶縁膜１０３、不純物拡散領域１０４及びダミーゲート１０８を被覆するような第１の層間絶縁膜１０５の形成後、ダミーゲート１０８上部の一部の第１の層間絶縁膜１０５を除去し、さらにゲート電極１０２形成後は不要となるダミーゲート１０８を除去するようになっている。
従来の半導体装置のようにダミーゲート１０８が除去されずに残っていた場合には、ダミーゲート１０８とその両隣のコンタクトプラグ１０７との間及びダミーゲート１０８とその両隣のゲート電極１０２との間にそれぞれ寄生容量が発生する。具体的には、例えば図２（ｃ）に示すダミーゲート１０８ａとゲート電極１０２ａの間、ダミーゲート１０８ｂとゲート電極１０２ａの間、ダミーゲート１０８ａとコンタクトプラグ１０７ａの間及びダミーゲート１０８ｂとコンタクトプラグ１０７ｂの間等にそれぞれ寄生容量が発生する。
これに対し第１の実施形態では、ダミーゲート１０８が除去されていることにより、これらの寄生容量は発生せず、半導体装置の寄生容量を低減している。
また、第１の実施形態の半導体装置では、第１の層間絶縁膜１０５及びダミーゲート１０８を除去した領域に、第２の層間絶縁膜１０６が形成されている。また、該第２の層間絶縁膜１０６は第１の層間絶縁膜１０５に比べて低誘電率の層間絶縁膜となっている。具体的には、第１の層間絶縁膜１０５が例えば比誘電率４．２であるＳｉＯ2 で形成されているのに対して、第２の層間絶縁膜１０６は例えば比誘電率が２．９であるＳｉＯＣなどのＬｏｗ−ｋ材料で形成されている。
ここで、隣接する２つのトランジスタのそれぞれのゲート電極１０２同士は寄生容量を生じている。第１の実施形態では、２つのゲート電極１０２の間には第１の層間絶縁膜１０５と共に低誘電率である第２の層間絶縁膜１０６が形成されているため、２つのゲート電極１０２の間に第１の層間絶縁膜１０５だけが形成されている場合に比べ、該寄生容量は低減されている。
具体的には、例えば図１（ｂ）に示す第１のＮＭＯＳトランジスタＴＮ１を構成するゲート電極１０２ａと第２のＮＭＯＳトランジスタＴＮ２を構成するゲート電極１０２ｂとの間には、第１の層間絶縁膜１０５と共に低誘電率である第２の層間絶縁膜１０６ｂが形成されている。このため、第２の層間絶縁膜１０６ｂの形成されている領域にも第１の層間絶縁膜１０５が形成されている場合に比べ、ゲート電極１０２ａとゲート電極１０２ｂとの間の寄生容量は低減されている。
また、あるトランジスタのコンタクトプラグ１０７と、該トランジスタに隣接する他のトランジスタのコンタクトプラグ１０７との間には寄生容量が生じている。ここで、第１の実施形態では、該２つのコンタクトプラグ１０７の間には低誘電率である第２の層間絶縁膜１０６が形成されているため、該２つのコンタクトプラグ１０７の間に第１の層間絶縁膜１０５が形成されている場合に比べ、該寄生容量は低減されている。
具体的には、例えば図１（ｃ）に示す第１のＮＭＯＳトランジスタＴＮ１を構成するコンタクトプラグ１０７ｂと、第２のＮＭＯＳトランジスタＴＮ２を構成するコンタクトプラグ１０７ｃとの間には、低誘電率である第２の層間絶縁膜１０６ｂが形成されている。このため、コンタクトプラグ１０７ｂとコンタクトプラグ１０７ｃとの間に第１の層間絶縁膜１０５が形成されている場合に比べ、コンタクトプラグ１０７ｂとコンタクトプラグ１０７ｃとの間の寄生容量は低減されている。
また、コンタクトプラグ１０７と基板１００との間には第２の層間絶縁膜１０６及び素子分離領域１０１を介して寄生フリンジ容量が発生する。ここで、第２の層間絶縁膜１０６が低誘電率であるため、第２の層間絶縁膜１０６に代えて第１の層間絶縁膜１０５が形成されている場合に比べ、前記寄生フリンジ容量が低減されている。具体的には、例えば図１（ｃ）で示すコンタクトプラグ１０７ａと、基板１００との間の寄生フリンジ容量が、低誘電率の第２の層間絶縁膜１０６ｂを間に挟んでいるために低減されている。同様に、コンタクトプラグ１０７ｄと、基板１００との間の寄生フリンジ容量も低誘電率の第２の層間絶縁膜１０６ｃを間に挟んでいるために低減されている。
以上のように、第１の実施形態によると、寄生容量が低減できるため、スイッチ動作の速度低下を低減できると共に消費電力を低減できる。
ここで、第２の層間絶縁膜１０６に使用する比誘電率の低い材料（Ｌｏｗ−ｋ材料）は、機械的強度や密着性等の点でＳｉＯ2 等の従来から用いられている層間絶縁膜の材料に比べて劣る場合がある。しかし第１の実施形態では、ＳｉＯ2 等の従来から用いられている材料で形成された第１の層間絶縁膜１０５に対し、Ｌｏｗ−ｋ材料で形成された第２の層間絶縁膜１０６を局所的に埋め込んだ構造となるため、信頼性は確保できる。
また、ダミーゲート１０８が除去されずに残されていた場合には、ダミーゲート１０８が配線と接続されている場合を除き、残されているダミーゲート１０８はフローティングノードとなる。フローティングノードは誤動作の原因となる可能性があるため存在しないことが望ましいが、第１の実施形態によれば、ダミーゲート１０８を除去することでフローティングノードの発生を防ぐことができる。この結果、半導体装置の動作の安定性を向上することができる。
以上説明したように、第１の実施形態によると、ダミーゲートによってゲート電極の仕上がり寸法ばらつきを低減する場合に、より高速動作、低消費電力及び安定動作を実現する半導体装置が得られる。
尚、第１の実施形態では、ダミーゲート１０８は素子分離領域１０１上に形成された。しかし、この形成位置は必須のものではなく、ゲートパターンの疎密差を軽減するのに都合の良い位置に形成すればよい。具体的には、ダミーゲート１０８は、不純物拡散領域１０４上に形成されても良いし、素子分離領域１０１上と不純物拡散領域１０４上とに亘って形成されても良い。また、ダミーゲート１０８と層間絶縁膜１０５の一部を取り除いた領域に形成される第２の層間絶縁膜１０６についても、図６（ａ）〜（ｃ）に示すような素子分離領域１０１上と不純物拡散領域１０４上とに亘って形成されている構成に限るものではない。具体的には、第２の層間絶縁膜１０６は、素子分離領域１０１上に形成されていても良いし、不純物拡散領域１０４上に形成されていても良い。
また、第１の実施形態では、ダミーゲート１０８上の第１の層間絶縁膜１０５を除去する際、図３（ｂ）に示すように、ダミーゲート１０８に相当する領域よりも広い幅に亘って層間絶縁膜１０５を除去している。結果としてダミーゲート１０８は上面に加えて側面についても露出していた。しかし、このような領域の層間絶縁膜１０５を除去することは必須の要素ではない。つまり、例えばダミーゲート１０８上に相当する領域のみについて層間絶縁膜１０５を除去しても良いし、ダミーゲート１０８よりも幅の狭い領域についてのみ層間絶縁膜１０５を除去するのであっても差し支えない。また、ダミーゲートの長さ方向について、本実施形態ではどの位置でも同じ断面になるように層間絶縁膜１０５を除去することを想定していたが、部分的に層間絶縁膜１０５を除去する幅や形状が異なっていても差し支えないし、一部除去されずに残る領域があっても差し支えない。
また、第１の実施形態では第２の層間絶縁膜１０６は第１の層間絶縁膜１０５よりも低誘電率の層間絶縁膜とした。しかし、第２の層間絶縁膜１０６が第１の層間絶縁膜１０５と同じ誘電率であるか又は第２の層間絶縁膜１０６が第１の層間絶縁膜１０５よりも誘電率の高い層間絶縁膜であっても良い。あるいは、第１の層間絶縁膜１０５と第２の層間絶縁膜１０６が同一の材料からなる層間絶縁膜であっても良い。これらの場合でも、ダミーゲート１０８を除去することは可能であるから、ダミーゲート１０８に起因する寄生容量を無くして高速動作と低消費電力を実現する効果及びフローティングノートの発生を防いで安定動作を実現する効果は実現できる。
また、第１の実施形態では、第２の層間絶縁膜１０６は第１の層間絶縁膜１０５と面一で形成したが、第２の層間絶縁膜１０６が第１の層間絶縁膜１０５に対して凸状に突出する形状又は凹んだ形状になっていても差し支えない。あるいは、第１の層間絶縁膜１０５の上面を覆うように第２の層間絶縁膜１０６を形成しても良い。
また、第１の実施形態では、コンタクトプラグ１０７は、第１の層間絶縁膜１０５に形成された。しかし、この形成位置は必須ではなく、コンタクトプラグ１０７は、不純物拡散領域１０４に接続できる位置に形成されていればよい。具体的には、第２の層間絶縁膜１０６に形成されていても良いし、第１の層間絶縁膜１０５及び第２の層間絶縁膜１０６にまたがって形成されていてもよい。
また、第１の実施形態に係る半導体装置は、図４に示すように、基板１００のゲート電極１０２両側の領域に形成されたＬＤＤ領域１１２と、ゲート電極１０２の両側に形成されたサイドウォール１１３と、基板１００、ゲート電極１０２及びサイドウォール１１３を覆うように形成されたライナーエッチ層１１４とを更に備えていることが好ましい。
ここで、基板１００におけるゲート電極１０２及びサイドウォール１１３の両側の領域には不純物領域１０４が形成されていると共に、基板１００及びゲート電極１０２等のパターンを覆うように、第１の層間絶縁膜１０５が形成されている。
このようにすると、短チャンネル効果の緩和等の目的でＬＤＤ領域とサイドウォールの形成された半導体装置において、本発明の効果が実現できる。
このようなＬＤＤ領域１０２、サイドウォール１１３及びライナーエッチ層１１４を備えた半導体装置の製造方法について、以下に説明する。
第１の実施形態係る半導体装置の製造方法を示す断面図である図２（ａ）及び（ｂ）に示した前述の半導体装置の製造方法により、基板１００に対して素子分離領域１０１、ゲート電極１０２、ゲート絶縁膜１０３及びダミーゲート１０８を形成する。
次に、ゲート電極１０２をマスクとして、イオン注入等の方法によってＬＤＤ領域１１２を形成する。さらに、ＴＥＯＳ（Tetra Ethyl Orso Silicate ）膜等を基板１００及びゲート電極１０２等を覆うように形成した後、該ＴＥＯＳ膜に対して異方性エッチングによりエッチバックを行なうことで、サイドウォール１１３を形成する。
続いてゲート電極１０２及びサイドウォール１１３をマスクとして、イオン注入等の方法によって不純物領域１０４を形成する。
この後、基板１００、ゲート電極１０２、不純物領域１０４、ＬＤＤ領域１１２及びサイドウォール１１３を覆うように、ＳｉＮ等からなるライナーエッチ層１１４を形成する。
この後、図２（ｃ）並びに図３（ａ）及び（ｂ）に示した第１の実施形態に係る半導体装置の製造方法に従って製造すると、ＬＤＤ領域１１２、サイドウォール１１３及びライナーエッチ層１１４を更に備えた第１の実施形態の半導体装置が製造できる。
尚、ライナーエッチ層１１４は、ボーダーレスコンタクトの形成に使用される。つまり、第１の層間絶縁膜１０５に対してエッチングを行なってコンタクトホールを形成する際、第１の層間絶縁膜１０５とライナーエッチ層１１４とで十分な選択比の得られる条件でエッチングを行ない、ライナーエッチ層１１４をエッチングストッパーとして使用する。次に、ライナーエッチ層を高精度に開口すると、基板１００等をエッチングしてしまうことなくコンタクトホールが形成できる。
（第１の実施形態の変形例）
以下、第１の実施形態の変形例について説明する。
第１の実施形態では、図３（ｂ）に示すように、第２の層間絶縁膜１０６はダミーゲート１０８及び第１の層間絶縁膜１０５を除去した領域全体に充填するように形成した。しかし、前記ダミーゲート１０８及び第１の層間絶縁膜１０５を除去した領域に中空領域１０９が形成されるように第２の層間絶縁膜１０６を形成しても良い。この様子を図５に示す。
中空領域１０９を形成するには、第２の層間絶縁膜１０６として、例えばシランガス及び一酸化二窒素ガスを用いたプラズマＣＶＤ法により、指向性が高くて被覆率が低い酸化シリコンからなる層間絶縁膜１０６Ａを堆積し、続いて、高密度プラズマＣＶＤ法により、埋め込み性能が良い酸化シリコンからなる層間絶縁膜１０６Ｂを堆積する。
このようにすると、基板１００の主面方向において層間絶縁膜１０５の一部を挟んでゲート電極１０２と隣り合うように、中空領域１０９を形成できる。具体的には、第１のＮＭＯＳトランジスタＴＮ１のゲート電極１０２ａを覆う層間絶縁膜１０５の一部は、第２のＮＭＯＳトランジスタＴＮ２の反対側に設けられた中空領域１０９ａと、第２のＮＭＯＳトランジスタＴＮ２側に設けられた中空領域１０９ｂとによって挟まれている。また、第２のＮＭＯＳトランジスタＴＮ２のゲート電極１０２ｂを覆う層間絶縁膜１０５の一部は、中空領域１０９ｂつまり第１のＮＭＯＳトランジスタＴＮ１側に設けられた中空領域１０９ｂと、第１のＮＭＯＳトランジスタＴＮ１の反対側に設けられた中空領域１０９ｃとによって挟まれている。
このようにすると、ダミーゲート１０８及び第１の層間絶縁膜１０５を除去した領域全体が充填されるように第２の層間絶縁膜１０６を形成した場合よりも更に寄生容量を低減できるため、半導体装置の低消費電力化及び高速化が実現できる。これは、中空領域の比誘電率がほぼ１であり、Ｌｏｗ−ｋ材料であるＳｉＯＣの比誘電率２．９と比較しても小さいためである。
尚、図５では中空領域１０９は素子分離領域１０１上と不純物拡散領域１０４上とに亘って形成されているが、この形成位置は必須のものではなく、他の位置に形成されていても良い。具体的には、中空領域１０９は、素子分離領域１０１上に形成されても良いし、不純物拡散領域１０４上に形成されても良い。
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。
図６（ａ）〜（ｃ）は本発明の第２の実施形態に係わる半導体装置の構造を示す図であり、図６（ａ）は平面図、図６（ｂ）及び（ｃ）は順に（ａ）のVｂ−Vｂ線による断面図及びVｃ−Vｃ線による断面図である。
図６（ａ）〜（ｃ）に示すように、基板１００上には、複数のトランジスタ領域を区画する素子分離領域１０１が形成されている。素子分離領域１０１は、例えばＳｉＯ2 膜からなる。基板１００の各トランジスタ領域の上にはゲート絶縁膜１０３を挟んでゲート電極１０２が形成されている。また、基板１００の各トランジスタ領域におけるゲート電極１０２の両側には、ソース領域及びドレイン領域となる例えばＮ型不純物拡散領域１０４が設けられている。具体的には、ゲート電極１０２ａ及び不純物拡散領域１０４ａからなる第１のＮＭＯＳトランジスタＴＮ１と、ゲート電極１０２ｂ及び不純物拡散領域１０４ｂからなる第２のＮＭＯＳトランジスタＴＮ２とが、素子分離領域１０１を挟んで隣り合うように基板１００上に設けられている。
基板１００上には、素子分離領域１０１、ゲート電極１０２、ゲート絶縁膜１０３及び不純物拡散領域１０４を覆うように、例えばＳｉＯ2 膜からなる層間絶縁膜１０５Ａが形成されている。また、基板１００の主面方向において層間絶縁膜１０５Ａの一部を挟んでゲート電極１０２と隣り合うように、中空領域１０９が形成されている。具体的には、第１のＮＭＯＳトランジスタＴＮ１のゲート電極１０２ａを覆う層間絶縁膜１０５Ａの一部は、第２のＮＭＯＳトランジスタＴＮ２の反対側に設けられた中空領域１０９ａと、第２のＮＭＯＳトランジスタＴＮ２側に設けられた中空領域１０９ｂとによって挟まれている。また、第２のＮＭＯＳトランジスタＴＮ２のゲート電極１０２ｂを覆う層間絶縁膜１０５Ａの一部は、中空領域１０９ｂつまり第１のＮＭＯＳトランジスタＴＮ１側に設けられた中空領域１０９ｂと、第１のＮＭＯＳトランジスタＴＮ１の反対側に設けられた中空領域１０９ｃとによって挟まれている。
また、層間絶縁膜１０５Ａには、各トランジスタＮ型不純物拡散領域１０１にそれぞれ達するコンタクトプラグ１０７が形成されている。具体的には、第１のＮＭＯＳトランジスタＴＮ１の不純物拡散領域１０４ａに達するコンタクトプラグ１０７ａ及びコンタクトプラグ１０７ｂが形成されており、また第２のＮＭＯＳトランジスタＴＮ２の不純物拡散領域１０４ｂに達するコンタクトプラグ１０７ｃ及びコンタクトプラグ１０７ｄが形成されている。尚、コンタクトプラグ１０７は、コンタクトホールにタングステン等の高融点金属を埋め込んだ構造を持つ。
図２（ａ）〜（ｃ）並びに図７（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。但し、図２（ｃ）における第１の層間絶縁膜１０５については、第２の実施形態では層間絶縁膜１０５Ａであるものとする。
図２（ａ）に示すように、予め選択的酸化法等により、基板１００に素子分離領域１０１を形成する。
次に、図２（ｂ）に示すように、ゲート絶縁膜１０３と、ゲート電極１０２及びダミーゲート１０８となる導電性膜とを順に形成した後、公知のフォトリソグラフィ技術及びエッチング技術により、該導電性膜をパターン化してゲート電極１０２及びダミーゲート１０８を形成する。
次に、図２（ｃ）に示すように、基板１００のゲート電極１０２の両側に相当する領域に、イオン注入等の方法によって不純物拡散領域１０４を形成する。続いて、ＣＶＤ法等によって素子分離領域１０１、ゲート電極１０２、不純物拡散領域１０４及びダミーゲート１０８の形成された基板１００の上に、層間絶縁膜１０５Ａを形成する。
続いて、図７（ａ）に示すように、層間絶縁膜１０５Ａに公知のリソグラフィ技術及びエッチング技術によってダミーゲート１０８に達する第１のコンタクトホール１１０を形成する。
さらに、第１のコンタクトホール１１０を経由するエッチング等の手法によってダミーゲート１０８を除去する。つまり、例えば、ダミーゲート１０８を溶解できるエッチング液を第１のコンタクトホール１１０経由でダミーゲート１０８に供給し、反応後の該エッチング液及びダミーゲート１０８の溶解した液体を第１のコンタクトホール１１０経由で取り除く。このようなウェットエッチング等の方法によって、ダミーゲート１０８を除去する。
これによって、ダミーゲート１０８の除去された空間が中空領域１０９となる。
この後、図７（ｂ）に示すように、公知のリソグラフィ技術及びエッチング技術によって、層間絶縁膜１０５Ａに不純物拡散領域１０４に達する第２のコンタクトホール１１１を形成する。最後に該コンタクトホールにタングステン等の高融点金属を埋め込んでコンタクトプラグ１０７を形成すると、図６（ａ）〜（ｃ）に示した半導体装置を製造できる。
第２の実施形態によると、ダミーゲート１０８によってゲートパターンの疎密差を低減することで、ゲートパターンの疎密差を原因とする光近接効果及びエッチング特性のばらつきを低減させる。これによって、ゲート仕上がり寸法のばらつきを低減する。これと共に、基板１００、素子分離領域１０１、ゲート電極１０２、ゲート絶縁膜１０３、不純物拡散領域１０４及びダミーゲート１０８を被覆するような層間絶縁膜１０５Ａの形成後、ダミーゲート１０８に達するコンタクトホール１１０を形成し、さらにゲート電極１０２の形成後は不要となるダミーゲート１０８を除去するようになっている。
従来の半導体装置のようにダミーゲート１０８が除去されずに残っていた場合には、ダミーゲート１０８とその両隣のコンタクトプラグ１０７との間及びダミーゲート１０８とその両隣のゲート電極１０２との間にそれぞれ寄生容量が発生する。具体的には、例えばダミーゲート１０８ａとゲート電極１０２ａの間、ダミーゲート１０８ｂとゲート電極１０２ａの間、ダミーゲート１０８ａとコンタクトプラグ１０７ａの間及びダミーゲート１０８ｂとコンタクトプラグ１０７ｂの間等にそれぞれ寄生容量が発生する。
これに対し第１の実施形態では、ダミーゲート１０８を除去することにより、これらの該寄生容量は発生しなくなるため、半導体装置の寄生容量を低減できる。
また、第２の実施形態の半導体装置では、ダミーゲート１０８を除去した空間が中空領域１０９となっている。中空領域１０９の誘電率はほぼ１であり、層間絶縁膜１０５Ａの材料、例えばＳｉＯ2 の誘電率４．２よりも小さい。
ここで、隣接する２つのトランジスタのそれぞれのゲート電極１０２同士は寄生容量を生じている。第２の実施形態では、２つのゲート電極１０２の間には層間絶縁膜１０５Ａが形成され、さらに該層間絶縁膜１０５Ａの内部の一部に中空領域１０９が形成されている。中空領域１０９の誘電率は層間絶縁膜１０５Ａの誘電率に比べて小さいため、中空領域１０９の形成されている部分にも層間絶縁膜１０５Ａが形成されている場合に比べ、寄生容量は低減されている。
具体的には、例えば図６（ｂ）に示す第１のＮＭＯＳトランジスタＴＮ１を構成するゲート電極１０２ａと第２のＮＭＯＳトランジスタＴＮ２を構成するゲート電極１０２ｂとの間には、層間絶縁膜１０５Ａが形成され、さらに該層間絶縁膜１０５Ａの内部の一部に中空領域１０９ｂが形成されている。中空領域１０９ｂの誘電率は層間絶縁膜１０５Ａの誘電率に比べて小さいため、中空領域１０９ｂの形成されている部分にも層間絶縁膜１０５Ａが形成されている場合に比べ、寄生容量は低減されている。
また、あるトランジスタのコンタクトプラグ１０７と、該トランジスタに隣接する他のトランジスタのコンタクトプラグ１０７との間には寄生容量が生じている。ここで、第２の実施形態では、２つのコンタクトプラグ１０７の間には層間絶縁膜１０５Ａが形成され、さらに該層間絶縁膜１０５Ａの内部の一部に中空領域１０９が形成されている。中空領域１０９の誘電率は層間絶縁膜１０５Ａの誘電率に比べて小さいため、中空領域１０９の形成されている部分にも層間絶縁膜１０５Ａが形成されている場合に比べ、寄生容量は低減されている。
具体的には、例えば図６（ｃ）に示す第１のＮＭＯＳトランジスタＴＮ１を構成するコンタクトプラグ１０７ｂと、第２のＮＭＯＳトランジスタＴＮ２を構成するコンタクトプラグ１０７ｃの間には、層間絶縁膜１０５Ａが形成され、さらに該層間絶縁膜１０５Ａの内部の一部に中空領域１０９ｂが形成されている。中空領域１０９ｂの誘電率は層間絶縁膜１０５Ａの誘電率に比べて小さいため、中空領域１０９ｂの形成されている部分にも層間絶縁膜１０５Ａが形成されている場合に比べ、寄生容量は低減されている。
また、コンタクトプラグ１０７と基板１００との間には層間絶縁膜１０５Ａ、中空領域１０９及び素子分離領域１０１を介して寄生フリンジ容量が発生する。ここで、中空領域１０９が低誘電率であるため、中空領域１０９が形成されている領域にも層間絶縁膜１０５Ａが形成されている場合に比べ、前記寄生フリンジ容量が低減されている。具体的には、例えば図６（ｃ）で示すコンタクトプラグ１０７ａと、基板１００との間の寄生フリンジ容量が、層間絶縁膜１０５Ａ内部に形成された中空領域１０９を間に挟んでいるために低減されている。同様に、コンタクトプラグ１０７ｄと、基板１００との間の寄生フリンジ容量も層間絶縁膜１０５Ａ内部に形成された中空領域１０９を間に挟んでいるために低減されている。
以上のように、第２の実施形態によると、寄生容量が低減できるため、スイッチ動作の速度低下を低減できると共に消費電力を低減できる。
また、ダミーゲート１０８が除去されずに残されていた場合には、ダミーゲート１０８が配線と接続されている場合を除き、残されているダミーゲート１０８はフローティングノードとなる。フローティングノードは誤動作の原因となる可能性があるため存在しないことが望ましいが、第２の実施形態によれば、ダミーゲート１０８を除去することでフローティングノードが生じるのを防ぐことができる。この結果、半導体装置の動作の安定性を向上することができる。
以上説明したように、第２の実施形態によると、ダミーゲートによってゲート電極の仕上がり寸法ばらつきを低減する場合に、より高速動作、低消費電力及び安定動作を実現する半導体装置が得られる。
ここで、中空領域１０９が形成されていると機械的強度等が劣化する可能性があるが、第２の実施形態ではＳｉＯ2 等従来から用いられている層間絶縁膜１０５Ａに対して局所的にだけ中空領域１０９を形成した構造となるため、信頼性は確保できる。
尚、第２の実施形態では、第１のコンタクトホール１１０を形成し、続いてダミーゲート１０８を除去した後に、不純物拡散領域１０４に達する第２のコンタクトホール１１１を形成している。しかし、第１のコンタクトホール１１０と第２のコンタクトホール１１１を同一の工程で形成しても良い。
この場合、第１のコンタクトホール１１０を通じてダミーゲート１０８を除去した後、第２のコンタクトホール１１１に対してコンタクトプラグ１０７を形成すれば第２の実施形態に係る半導体装置となる。このようにすると、第１のコンタクトホール１１０と第２のコンタクトホール１１１を別の工程で形成するのに比べて製造工程が短縮できる。
また、第２の実施形態では、ダミーゲート１０８は素子分離領域１０１上に形成された。しかし、この形成位置は必須のものではなく、ゲートパターンの疎密差を軽減するのに都合の良い位置に形成すればよい。具体的には、ダミーゲート１０８は、不純物拡散領域１０４上に形成されても良いし、素子分離領域１０１上と不純物拡散領域１０４上とに亘って形成されても良い。
この結果として、ダミーゲート１０８を除去することで形成される中空領域１０９についても、図６（ａ）〜（ｃ）に示すような素子分離領域１０１上に形成されている構成だけではなく、不純物拡散領域１０４上に形成されている構成でも良いし、素子分離領域１０１上と不純物拡散領域１０４上とに亘って形成されている構成でも良い。
また、第２の実施形態では、コンタクトプラグ１０７は、層間絶縁膜１０５Ａに形成された。しかし、この形成位置は必須ではなく、コンタクトプラグ１０７は、不純物拡散領域１０４に接続できる位置に形成されていればよい。具体的には、中空領域１０９及び中空領域１０９上の層間絶縁膜１０５Ａに形成されていても良いし、中空領域１０９及び中空領域１０９上の層間絶縁膜１０５Ａと層間絶縁膜１０５Ａとにまたがって形成されていてもよい。
また、第２の実施形態に係る半導体装置についても、図４に示したようにＬＤＤ領域１１２、サイドウォール１１３及びライナーエッチ層１１４を更に備えているのが良い。ここで、第１の層間絶縁膜１０５は層間絶縁膜１０５Ａと読み替える。
このようにすれば、第１の実施形態に係る半導体装置がＬＤＤ領域１１２、サイドウォール１１３及びライナーエッチ層１１４を更に備えているのと同様の効果を得られる。
製造方法については、ライナーエッチ層１１４の形成後、図２（ｃ）並びに図７（ａ）及び（ｂ）に示した第２の実施形態に係る半導体装置の製造方法に従って製造すればよい。
本発明は、高速動作、安定動作及び低消費電力を実現する半導体装置及びその製造方法として有用である。
（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は順にIb−Ib線、Ic−Ic線による断面図である。 （ａ）〜（ｃ）は本発明の第１及び第２の実施形態に係る半導体装置の製造方法の各工程（第１の層間絶縁膜の形成工程まで）を表す断面図である。 （ａ）、（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程（第２の層間絶縁膜の形成まで）を表す断面図である。 ＬＤＤ領域、サイドウォール及びライナーエッチ層を更に備えた本発明の第１の実施形態又は第２の実施形態に係る半導体装置のゲート電極周辺の構造を示す図である。 本発明の第１の実施形態の変形例に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）及び（ｃ）は順にVb−Vb線、Vc−Vc線による断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程（第２のコンタクトホールの形成まで）を表す断面図である。 （ａ）〜（ｃ） 従来の半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は順にVIIb−VIIb線、VIIc−VIIc線による断面図である。 従来の半導体装置の構造を示す図である。
１００ 基板
１０１ 素子分離領域
１０２ａ、１０２ｂ ゲート電極
１０３ ゲート絶縁膜
１０４ａ、１０４ｂ 不純物拡散領域
１０５ 第１の層間絶縁膜
１０５Ａ 層間絶縁膜
１０６ 第２の層間絶縁膜
１０６Ａ プラズマＣＶＤ法によって形成する層間絶縁膜
１０６Ｂ 高密度プラズマＣＶＤ法によって形成する層間絶縁膜
１０７ａ〜１０７ｄ コンタクトプラグ
１０８ａ〜１０８ｃ ダミーゲート
１０９ａ〜１０９ｃ 中空領域
１１０ 第１のコンタクトホール
１１１ 第２のコンタクトホール
１１２ ＬＤＤ領域
１１３ サイドウォール
１１４ ライナーエッチ層
ＴＮ１、ＴＮ２ ＮＭＯＳトランジスタ
１０ 基板
１１ 素子分離領域
１２ａ、１２ｂ ゲート電極
１３ ゲート絶縁膜
１４ａ〜１４ｃ Ｎ型不純物拡散領域
１５ａ〜１５ｅ ダミーゲート
１６ 層間絶縁膜
１７ａ〜１７ｆ コンタクトプラグ
１８ Ｐ型不純物拡散領域
ＴＮａ〜ＴＮｃ ＮＭＯＳトランジスタ
ＴＰ ＰＭＯＳトランジスタ

Claims (9)

  1. 基板上に形成された第１のゲート電極および第２のゲート電極と、
    前記基板上における前記第１のゲート電極および第２のゲート電極の両側にそれぞれ形成された不純物領域と、
    前記第１のゲート電極を覆うように形成された第１の層間絶縁膜と、
    前記第２のゲート電極を覆うように形成された第２の層間絶縁膜と、
    前記基板の主面方向において前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に形成された第３の層間絶縁膜とを備え、
    前記第３の層間絶縁膜は前記第１の層間絶縁膜および前記第２の層間絶縁膜よりも誘電率が低く、
    前記第１の層間絶縁膜の誘電率と前記第２の層間絶縁膜の誘電率は同じであることを特徴とする半導体装置。
  2. 前記基板の前記第１のゲート電極両側の領域に形成されたＬＤＤ（Lightly Doped Drain）領域と、
    前記第１のゲート電極両側に形成されたサイドウォールと、
    前記基板、前記第１のゲート電極及び前記サイドウォールを覆うように形成されたライナーエッチ膜とを更に備えていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の層間絶縁膜が前記不純物領域上に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記基板上に前記不純物領域を囲むように形成された素子分離領域をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第３の層間絶縁膜が前記素子分離領域上に形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第３の層間絶縁膜が前記不純物領域及び前記素子分離領域にまたがって形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１の層間絶縁膜に、前記不純物領域に達するコンタクトプラグが形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第３の層間絶縁膜に、前記不純物領域に達するコンタクトプラグが形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  9. 前記第１の層間絶縁膜及び前記第３の層間絶縁膜にまたがって、前記不純物領域に達するコンタクトプラグが形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
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