JP4404972B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置の製造方法に関するもので、特に、セルフアライン・コンタクト(Self Align Contact)構造を採用するDRAM(Dynamic Random Access Memory)に関するものである。
【0002】
【従来の技術】
近年、半導体メモリでは、デザインルールの微細化にともない、セルフアライン・コンタクト構造が用いられるようになってきている。
【0003】
図67は、従来のDRAMの概略構成を示すものである。
【0004】
たとえば、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMにおいて、メモリセル部は、半導体基板101の表面部に選択的に素子分離用絶縁膜102が形成されて、その素子分離領域により分離された素子領域上に、ゲート絶縁膜103をそれぞれ介して、絶縁膜104によって上面を覆われ、かつ、側面を保護された、複数(ここでは3個)のゲート電極105が設けられてなる構成とされている。
【0005】
そして、ゲート電極105間を埋め込むようにして層間絶縁膜106が設けられ、この層間絶縁膜106に形成されたビット線コンタクト107を介して、ソース/ドレイン拡散層108aの一方がビット線109と接続されている。
【0006】
また、層間絶縁膜110上に、スタック型キャパシタの蓄積電極111、キャパシタ絶縁膜112、および、プレート電極113が形成されるとともに、上記キャパシタの蓄積電極111が、プラグ部114を介して、ソース/ドレイン拡散層108aの一方と接続されている。
【0007】
一方、周辺回路部は、半導体基板101の表面部に選択的に素子分離用絶縁膜102が形成されて、その素子分離領域により分離された素子領域上に、ゲート絶縁膜103を介して、絶縁膜104によって上面を覆われ、かつ、側面を保護された、ゲート電極105が設けられてなる構成とされている。
【0008】
また、素子分離領域上には、ゲート絶縁膜103を介して、絶縁膜104によって上面を覆われ、かつ、側面を保護された、フィールド上ゲート電極105´が設けられてなる構成とされている。
【0009】
そして、ゲート電極105,105´間を埋め込むようにして上記層間絶縁膜106が設けられ、この層間絶縁膜106に形成されたビット線コンタクト107を介して、ソース/ドレイン拡散層108bの一方がビット線109と接続されている。
【0010】
さらに、上記層間絶縁膜106および上記絶縁膜104に形成されたビット線コンタクト107´を介して、上記フィールド上ゲート電極105´とビット線109とが接続されている。
【0011】
さて、このような構成のDRAMの場合、たとえば、メモリセル部のビット線コンタクト107は、ゲート電極105に対して自己整合的に形成されて、通常、微細ホールの埋め込みに優位な多結晶シリコンが埋め込まれるようになっている(いわゆる、セルフアライン・コンタクト)。
【0012】
これに対し、周辺回路部は低抵抗コンタクトが必要なため、周辺回路部のビット線コンタクト107,107´の埋め込みには、一般に、タングステンなどの金属が用いられている。
【0013】
セルフアライン・コンタクトは、ゲート電極をSiNなどの絶縁膜で覆い、この絶縁膜によってコンタクト開孔時のエッチングをストップさせることにより、コンタクト・ゲート間の絶縁性を保ちつつ、微細コンタクトの形成を可能にするものである。
【0014】
しかしながら、上記した従来のDRAMにおいては、基板101(正確には拡散層108a,108b)につながるビット線コンタクト107とゲート電極105´上のビット線コンタクト107´とを、単一のマスクでは形成できないという問題があった。
【0015】
図68〜図73は、上記した構成のDRAMの製造プロセスを概略的に示すものである。
【0016】
まず、たとえば図68に示すように、半導体基板101の表面部に選択的に素子分離用絶縁膜102を形成し、素子分離領域と素子領域とを形成した後、メモリセル部の素子領域上および周辺回路部の素子領域上に、それぞれ、ゲート絶縁膜103を介して、絶縁膜104によって上面を覆われ、かつ、側面を保護された、ゲート電極105を形成する。
【0017】
また、同時に、周辺回路部の素子分離領域上に、ゲート絶縁膜103を介して、絶縁膜104によって上面を覆われ、かつ、側面を保護された、フィールド上ゲート電極105´を形成する。
【0018】
この後、上記基板101の表面部に不純物をイオン注入して、メモリセル部のソース/ドレイン拡散層108a、および、周辺回路部のソース/ドレイン拡散層108bを、それぞれ形成する。
【0019】
次いで、たとえば図69に示すように、上記基板101の全面に、上記ゲート電極105,105´間をそれぞれ埋め込むようにして、層間絶縁膜106を形成する。そして、上記層間絶縁膜106の上面をCMP(化学的機械研磨)法などにより平坦化する。
【0020】
次いで、たとえば図70に示すように、上記層間絶縁膜106上に、メモリセル部のビット線コンタクト107を形成するためのレジストパターン(第一のマスク)121を形成する。そして、これをマスクに、上記層間絶縁膜106をエッチングし、上記ソース/ドレイン拡散層108aの一方に達するコンタクト孔122を、上記ゲート電極105に対して自己整合的に開孔する。
【0021】
次いで、たとえば図71に示すように、上記レジストパターン121を除去した後、上記コンタクト孔122内にのみ、導電材料(たとえば、多結晶シリコン)を埋め込んで、メモリセル部のビット線コンタクト107を形成する。
【0022】
この後、上記層間絶縁膜106上に、周辺回路部のビット線コンタクト107を形成するためのレジストパターン(第二のマスク)123を形成する。そして、これをマスクに、上記層間絶縁膜106をエッチングし、上記ソース/ドレイン拡散層108bの一方に達するコンタクト孔124を、上記ゲート電極105に対して自己整合的に開孔する。
【0023】
次いで、たとえば図72に示すように、上記レジストパターン123を除去した後、上記コンタクト孔124内にのみ、金属(たとえば、タングステン)を埋め込んで、周辺回路部のビット線コンタクト107を形成する。
【0024】
この後、上記層間絶縁膜106上に、周辺回路部のビット線コンタクト107´を形成するためのレジストパターン(第三のマスク)125を形成する。そして、これをマスクに、上記層間絶縁膜106および上記絶縁膜104をエッチングし、上記フィールド上ゲート電極105´に達するコンタクト孔126を開孔する。
【0025】
次いで、たとえば図73に示すように、上記レジストパターン125を除去した後、上記コンタクト孔126内にのみ、金属(たとえば、タングステン)を埋め込んで、上記フィールド上ゲート電極105´上のビット線コンタクト107´を形成する。
【0026】
そして、上記層間絶縁膜106上にタングステン配線などをパターニングして、メモリセル部のビット線コンタクト107につながるビット線109、周辺回路部のビット線コンタクト107につながるビット線109、および、フィールド上ゲート電極105´上のビット線コンタクト107´につながるビット線109を、それぞれ形成する。
【0027】
しかる後、メモリセル部において、層間絶縁膜110を形成し、この層間絶縁膜110および上記層間絶縁膜106を貫通させて、上記ソース/ドレイン拡散層108aの一方と接続されるプラグ部114を形成するとともに、上記層間絶縁膜110の表面部に、蓄積電極111、キャパシタ絶縁膜112、および、プレート電極113の形成を行って、上記プラグ部114につながるスタック型キャパシタを形成することにより、上記図67に示した構成のDRAMが得られる。
【0028】
このように、従来のDRAMでは、フィールド上ゲート電極105´上のビット線コンタクト107´の形成において、コンタクト孔126の開孔時に、フィールド上ゲート電極105´上の絶縁膜104も同時に除去する必要があるため、このコンタクト孔126の開孔と、絶縁膜104によってコンタクト開孔時のエッチングをストップさせる、セルフアライン・コンタクトによるコンクタト孔122,124の開孔とを同時には行うことができない。
【0029】
すなわち、単一のマスクを用いて、たとえば、コンタクト孔126とコンクタト孔124とを同時に開孔するようにした場合に、マスクの合わせずれが生じて、コンタクト孔124の開孔位置がゲート電極105側にずれたとする。すると、マスクの合わせずれに応じて、コンタクト開孔時に、そのゲート電極105を覆う絶縁膜104までもがエッチングされることになる。
【0030】
このマスクの合わせずれが過多となって、ゲート電極105が露出するほどに絶縁膜104がエッチングされるような場合には、コンタクト・ゲート間の絶縁性を保てなくなって、ゲート電極105とビット線コンタクト107とがショートする。
【0031】
特に、1G(ギガ)レベルのDRAMでは、周辺回路部における、拡散層上のコンタクトとゲート電極との距離が0.1μm程度となる。このため、ゲート電極に近付く方向へのマスクの合わせずれは、この距離をさらに小さくする結果となる。
【0032】
このように、従来のDRAMの製造に際しては、メモリセル部のビット線コンタクト107と、周辺回路部のビット線コンタクト107,107´とを同時には形成できず、一層目の配線層から下のコンタクトの形成には3種類のマスクが必要となっていた。この結果、工程数の増加もさることながら、配線層とコンタクトとの短絡に対する歩留まり(配線間のショート・イールド)を向上させることが困難であった。
【0033】
【発明が解決しようとする課題】
上記したように、従来においては、基板コンタクトと電極上コンタクトとを同時に開孔できず、工程数の増加を招いたり、配線層とコンタクトとの短絡に対する歩留まりを向上できないという問題があった。
【0034】
そこで、この発明は、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体記憶装置の製造方法を提供することを目的としている。
【0035】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも1つの第二の電極層を、それぞれ形成する第一の工程と、前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、前記第三の工程の後、露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する第四の工程と、前記第四の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第五の工程と、前記第五の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第六の工程と、前記第六の工程の後、前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する第七の工程と、前記第七の工程の後、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する第八の工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【0036】
また、本願発明の一態様によれば、半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも1つの第二の電極層を、それぞれ形成する第一の工程と、前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、前記第三の工程の後、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記メモリセル部の前記半導体基板および前記周辺回路部の前記半導体基板に達する基板コンタクト孔を開孔する第四の工程と、前記第四の工程の後、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する第五の工程と、前記第五の工程の後、前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する第六の工程と、前記第六の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第七の工程と、前記第七の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第八の工程と、前記第八の工程の後、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記電極材料に達する第二の電極コンタクト孔を同時に開孔する第九の工程と、前記第九の工程の後、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極材料とつながるコンタクトを形成する第十の工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。
【0039】
この発明の半導体記憶装置の製造方法によれば、基板コンタクト孔と電極コンタクト孔とを単一のマスクを用いて同時に開孔できるようになる。これにより、基板コンタクトと電極コンタクトとを同一レイヤにて形成することが可能となるものである。
【0040】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0041】
(実施の第一の形態)
図1〜図5は、本発明の実施の第一の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、周辺回路部として、NMOSトランジスタ部のみを示している。
【0042】
まず、たとえば図1に示すように、P型シリコン基板(半導体基板)11の表面部に選択的に素子分離用絶縁膜12を形成し、上面が略同一となるように素子分離領域13と素子領域14とを形成した後、メモリセル部15の素子領域14上および周辺回路部16の素子領域14上に、それぞれ、SiNからなるゲート絶縁膜(第一の絶縁膜)17を介して、絶縁膜(第二の絶縁膜)18によって上面および側面を覆われた、ゲート電極(素子領域上電極)19を形成する。
【0043】
また、同時に、周辺回路部16の素子分離領域13に対応する、上記素子分離用絶縁膜12上に、上記ゲート絶縁膜17を介して、上記絶縁膜18によって上面および側面を覆われた、フィールド上ゲート電極(素子分離領域上電極)19´を形成する。
【0044】
この後、上記基板11の表面部にN型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、メモリセル部15のソース/ドレイン拡散層20a、および、周辺回路部16のソース/ドレイン拡散層20bを、それぞれ形成する。
【0045】
次いで、たとえば図2に示すように、上記基板11上の全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するためのレジストパターン21を形成する。そして、これをマスクに、上記絶縁膜18の一部を選択的にエッチングし、上記フィールド上ゲート電極19´の上面を露出させる。
【0046】
次いで、たとえば図3に示すように、上記レジストパターン21を除去した後、上記基板11上の全面に、上記ゲート電極19,19´間をそれぞれ埋め込むようにして、層間絶縁膜22を堆積する。そして、上記層間絶縁膜22をCMP
(化学的機械研磨)法などにより研磨して、その上面を平坦化する。
【0047】
次いで、たとえば図4に示すように、上記層間絶縁膜22上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0048】
そして、これをマスクに、上記層間絶縁膜22をエッチングし、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24、上記ソース/ドレイン拡散層20bの一方に達するコンタクト孔(基板コンタクト孔)25、および、上記フィールド上ゲート電極19´に達するコンタクト孔(電極コンタクト孔)26を、それぞれ同時に開孔する。
【0049】
次いで、たとえば図5に示すように、上記レジストパターン23を除去した後、上記各コンタクト孔24,25,26内にのみ導電材料(たとえば、タングステン)を完全に埋め込む。そして、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながるビット線コンタクト(基板コンタクト)27を形成する。
【0050】
同時に、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながるビット線コンタクト(基板コンタクト)28、および、上記フィールド上ゲート電極19´につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0051】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29と、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29とを、それぞれ形成する。
【0052】
その際、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0053】
しかる後、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0054】
このような方法によれば、拡散層上のビット線コンタクトとフィールド上ゲート電極上のビット線コンタクトとを形成するための各コンタクト孔を、単一のマスクを用いて同時に開孔できるようになる。
【0055】
すなわち、フィールド上ゲート電極上のコンタクト孔が開孔される部分の、フィールド上ゲート電極を覆う絶縁膜をあらかじめ除去しておくことにより、フィールド上ゲート電極上のビット線コンタクトを、メモリセル部および周辺回路部のビット線コンタクトと同じセルフアライン・コンタクトとすることができる。
【0056】
これにより、ビット線下のコンタクト孔を同時に開孔できるようになるため、フィールド上ゲート電極上のビット線コンタクトとメモリセル部および周辺回路部のビット線コンタクトとを同一レイヤにて形成することが可能となる。
【0057】
したがって、従来は3種類のマスクが必要であったのに対し、コンタクト孔の開孔に使用するマスクを2種類に削減でき、工程数の簡素化とともに、配線間のショート・イールド、つまり、ビット線とビット線コンタクトとの短絡に対する歩留まりを向上させることが可能となるものである。
【0058】
特に、ビット線の形成に際しては、ビット線の形成に用いるマスクの、各コンタクトとの相対的な位置関係のみが重要となるため、ビット線を、コンタクト合せで、かつ、全てのコンタクトと直に位置合わせすることが可能となり、周辺回路部のビット線コンタクトおよびフィールド上ゲート電極上のビット線コンタクトから大きくずれたり、いずれかに対してのみずれるといった心配もない。
【0059】
(実施の第二の形態)
図6〜図10は、本発明の実施の第二の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第一の形態に示したDRAMにおいて、絶縁膜を除去したフィールド上ゲート電極上の開孔部に接続電極を埋め込むようにした場合を例に示している。
【0060】
まず、上記した第一の形態に示したように、拡散層領域としての、メモリセル部15のソース/ドレイン拡散層20a、および、周辺回路部16のソース/ドレイン拡散層20bの形成までを行った後(図1参照)、たとえば図6に示すように、上記基板11上の全面に、上記ゲート電極19,19´間をそれぞれ埋め込むようにして、層間絶縁膜(第一の層間絶縁膜)22aを堆積する。そして、上記層間絶縁膜22aの上面をCMP法などにより平坦化して、上記絶縁膜18の上面をそれぞれ露出させる。
【0061】
また、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するためのレジストパターン31を形成する。そして、これをマスクに、上記絶縁膜18の一部を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´の上面を露出させる。
【0062】
次いで、たとえば図7に示すように、上記レジストパターン31を除去した後、全面に、電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´の上面にのみ完全に埋め込んで、接続電極32を形成する。
【0063】
次いで、たとえば図8に示すように、上記基板11上の全面に、再度、層間絶縁膜(第二の層間絶縁膜)22bを堆積する。そして、上記層間絶縁膜22bをCMP法などにより研磨して、その上面を平坦化する。
【0064】
次いで、たとえば図9に示すように、上記層間絶縁膜22b上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0065】
そして、これをマスクに、上記層間絶縁膜22a,22bをエッチングし、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24、上記ソース/ドレイン拡散層20bの一方に達するコンタクト孔(基板コンタクト孔)25、および、上記フィールド上ゲート電極19´上の上記接続電極32に達するコンタクト孔(電極コンタクト孔)26を、それぞれ同時に開孔する。
【0066】
このとき、上記フィールド上ゲート電極19´は、その上面が上記接続電極32によって保護されるため、上記コンタクト孔26の開孔により余計にエッチングされるのを防ぐことができる。
【0067】
次いで、たとえば図10に示すように、上記レジストパターン23を除去した後、上記各コンタクト孔24,25,26内にのみ導電材料(たとえば、タングステン)を完全に埋め込んで、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながるビット線コンタクト(基板コンタクト)27、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながるビット線コンタクト(基板コンタクト)28、および、上記フィールド上ゲート電極19´上の上記接続電極32につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0068】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22b上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29を、それぞれ形成する。
【0069】
この第二の形態にかかるDRAMの場合も、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0070】
また、同様に、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0071】
このような方法によっても、上記した第一の形態にかかる方法の場合とほぼ同様の効果が期待できる。
【0072】
(実施の第三の形態)
図11〜図17は、本発明の実施の第三の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第一の形態に示したDRAMにおいて、ビット線コンタクトの底部に接続電極を形成し、この接続電極を介して、ビット線コンタクトとソース/ドレイン拡散層とを接続するようにした場合を例に示している。
【0073】
まず、上記した第一の形態に示したように、拡散層領域としての、メモリセル部15のソース/ドレイン拡散層20a、および、周辺回路部16のソース/ドレイン拡散層20bの形成までを行った後(図1参照)、たとえば図11に示すように、上記基板11上の全面に、上記ゲート電極19,19´間をそれぞれ埋め込むようにして、層間絶縁膜(第一の層間絶縁膜)22aを堆積する。
【0074】
次いで、たとえば図12に示すように、上記層間絶縁膜22aの上面をCMP法などにより研磨して平坦化し、上記絶縁膜18の上面をそれぞれ露出させる。
【0075】
次いで、たとえば図13に示すように、全面に、メモリセル部15のビット線コンタクト、および、周辺回路部16のビット線コンタクト(電極上コンタクトを除く)を、それぞれ形成するためのレジストパターン33を形成する。
【0076】
そして、これをマスクに、上記層間絶縁膜22aを自己整合的にエッチングし、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24a、および、上記ソース/ドレイン拡散層20b,20bにそれぞれ達するコンタクト孔(基板コンタクト孔)25a,25aを、同時に開孔する。
【0077】
その際、上記コンタクト孔25a,25aは、その下の、上記ソース/ドレイン拡散層20b,20bのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【0078】
次いで、たとえば図14に示すように、上記レジストパターン33を除去した後、全面に、電極材料(たとえば、多結晶シリコン)を堆積し、その上面をCMP法などにより研磨して、上記各コンタクト孔24a,25a,25a内にのみ完全に埋め込んで、上記ソース/ドレイン拡散層20aの一方につながる接続電極34と、上記ソース/ドレイン拡散層20b,20bにそれぞれつながる接続電極35とを、形成する。なお、この接続電極34,35の形成方法については、追って詳細に説明する。
【0079】
この後、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するために、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36を形成する。そして、これをマスクに、上記絶縁膜18を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させる。
【0080】
次いで、たとえば図15に示すように、上記レジストパターン36を除去した後、全面に、再度、層間絶縁膜(第二の層間絶縁膜)22bを堆積する。そして、上記層間絶縁膜22bをCMP法などにより研磨して、その上面を平坦化する。
【0081】
次いで、たとえば図16に示すように、上記層間絶縁膜22b上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0082】
そして、これをマスクに、上記層間絶縁膜22bをエッチングし、上記接続電極34に達するコンタクト孔(電極コンタクト孔)24b、上記接続電極35の一方に達するコンタクト孔(電極コンタクト孔)25b、および、上記フィールド上ゲート電極19´に達するコンタクト孔(電極コンタクト孔)26を、それぞれ同時に開孔する。
【0083】
次いで、たとえば図17に示すように、上記レジストパターン23を除去した後、上記各コンタクト孔24b,25b,26内にのみ導電材料(たとえば、タングステン)を完全に埋め込んで、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながる、上記接続電極34と接続されるビット線コンタクト(電極コンタクト)27、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながる、上記接続電極35と接続されるビット線コンタクト (電極コンタクト)28、および、上記フィールド上ゲート電極19´につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0084】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22b上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29を、それぞれ形成する。
【0085】
この第三の形態にかかるDRAMの場合も、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0086】
また、同様に、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0087】
このような方法の場合、コンタクト孔の開孔に使用するマスクの種類(枚数)は削減できないものの、ビット線を、コンタクト合せで、かつ、全てのコンタクトと直に位置合わせすることが可能となるため、相互の位置ずれは均等で、かつ、小さくて済む。
【0088】
しかも、周辺回路部の接続電極を、できるだけ大面積となるように形成することで、低抵抗が要求される周辺回路部のコンタクトに多結晶シリコンを使用できるようになる。このため、従来のような、メモリセル部のコンタクトに多結晶シリコンを使用する場合にも、周辺回路部の低抵抗コンタクトとの両立が可能となる。
【0089】
すなわち、メモリセル部のコンタクトに用いられる多結晶シリコンを、周辺回路部のコンタクトにも用いることができるようになる結果、メモリセル部のコンタクトと周辺回路部のコンタクトとを完全に同一レイヤ化することが可能となる。これにより、周辺回路部をメモリセル部と同じデザインルールで実現でき、周辺回路部でのアライメントエラーをメモリセル部と同程度にできるようになる。
【0090】
特に、接続電極の形成に際しては、メモリセル部および周辺回路部のコンタクト孔の形成を単一のマスクを用いて同時に開孔するようにしているため、それぞれの接続電極に達する各コンタクト孔との合わせずれは、全ての領域についてほぼ同一とすることができる。
【0091】
また、フィールド上ゲート電極のパターンよりも大きい開孔を有するレジストパターンを用いて、フィールド上ゲート電極上の絶縁膜を除去するようにしている。このため、接続電極を形成するコンタクト孔を開孔するためのマスクをゲート電極に合わせることで、フィールド上ゲート電極上の開孔部も、そのフィールド上ゲート電極に達するコンタクト孔に対しては間接合わせにとどまり、0.15μm程度の余裕があれば歩留まりよく形成できる。
【0092】
(実施の第四の形態)
図18〜図21は、本発明の実施の第四の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第三の形態に示したDRAMにおいて、絶縁膜を除去したフィールド上ゲート電極上の開孔部に接続電極を埋め込むようにした場合を例に示している。
【0093】
まず、上記した第三の形態に示したように、全面に、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36を形成し、これをマスクにエッチングを行って、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させた後(図14参照)、たとえば図18に示すように、上記レジストパターン36を除去する。
【0094】
そして、全面に、電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´上の開孔部内を完全に埋め込んで、接続電極32を形成する。
【0095】
次いで、たとえば図19に示すように、全面に、再度、層間絶縁膜(第二の層間絶縁膜)22bを堆積する。そして、上記層間絶縁膜22bをCMP法などにより研磨して、その上面を平坦化する。
【0096】
次いで、たとえば図20に示すように、上記層間絶縁膜22b上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0097】
そして、これをマスクに、上記層間絶縁膜22bをエッチングし、上記接続電極34に達するコンタクト孔(電極コンタクト孔)24b、上記接続電極35の一方に達するコンタクト孔(電極コンタクト孔)25b、および、上記フィールド上ゲート電極19´上の上記接続電極32に達するコンタクト孔(電極コンタクト孔)26を、それぞれ同時に開孔する。
【0098】
次いで、たとえば図21に示すように、上記レジストパターン23を除去した後、上記各コンタクト孔24b,25b,26内にのみ導電材料(たとえば、タングステン)を完全に埋め込んで、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながる、上記接続電極34と接続されるビット線コンタクト(電極コンタクト)27、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながる、上記接続電極35と接続されるビット線コンタクト (電極コンタクト)28、および、上記フィールド上ゲート電極19´上の上記接続電極32につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0099】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22b上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29を、それぞれ形成する。
【0100】
この第四の形態にかかるDRAMの場合も、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0101】
また、同様に、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0102】
このような方法によれば、上記した第三の形態の効果に加え、さらに、各ビット線コンタクトの、コンタクト孔の深さがほぼ一定となるため、コンタクト開孔時のエッチングの制御性をも向上できるようになる。
【0103】
(実施の第五の形態)
図22〜図25は、本発明の実施の第五の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第三の形態に示したDRAMにおいて、フィールド上ゲート電極の上面の絶縁膜を、ビット線コンタクトを形成するためのコンタクト孔を開孔した後に除去するようにした場合を例に示している。
【0104】
まず、上記した第三の形態に示したように、上記ソース/ドレイン拡散層20aの一方につながる接続電極34と、上記ソース/ドレイン拡散層20b,20bにつながる接続電極35,35とを、それぞれ形成した後、たとえば図22に示すように、全面に、再度、層間絶縁膜(第二の層間絶縁膜)22bを堆積する。そして、上記層間絶縁膜22bをCMP法などにより研磨して、その上面を平坦化する。
【0105】
次いで、たとえば図23に示すように、上記層間絶縁膜22b上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0106】
そして、これをマスクに、上記層間絶縁膜22bをエッチングし、上記接続電極34に達するコンタクト孔(電極コンタクト孔)24b、上記接続電極35の一方に達するコンタクト孔(電極コンタクト孔)25b、および、上記フィールド上ゲート電極19´上の上記絶縁膜18に達するコンタクト孔(第一のコンタクト孔)26aを、それぞれ同時に開孔する。
【0107】
次いで、たとえば図24に示すように、上記レジストパターン23を除去した後、今度は、上記層間絶縁膜22b上に、上記コンタクト孔24b,25bをそれぞれレジスト膜で覆い隠すようにして、レジストパターン37を形成する。
【0108】
そして、これをマスクに、上記コンタクト孔26aの底部に露出する上記絶縁膜18を、熱燐酸液などを用いて自己整合的にエッチングし、上記フィールド上ゲート電極19´に達するコンタクト孔(第二のコンタクト孔)26bを開孔する。
【0109】
次いで、たとえば図25に示すように、上記レジストパターン37を除去した後、上記各コンタクト孔24b,25b,26a,26b内にのみ導電材料(たとえば、タングステン)を完全に埋め込んで、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながる、上記接続電極34と接続されるビット線コンタクト(電極コンタクト)27、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながる、上記接続電極35と接続されるビット線コンタクト(電極コンタクト)28、および、上記フィールド上ゲート電極19´につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0110】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22b上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29を、それぞれ形成する。
【0111】
この第五の形態にかかるDRAMの場合も、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0112】
また、同様に、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0113】
このような方法によれば、上記した第四の形態とほぼ同様の効果が期待できるとともに、上記フィールド上ゲート電極上の上記絶縁膜の除去には、比較的パターンの緩いマスクを用いることが可能となる。
【0114】
(実施の第六の形態)
図26〜図29は、本発明の実施の第六の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第五の形態に示したDRAMにおいて、フィールド上ゲート電極上の絶縁膜を除去する際に、層間絶縁膜の表面を保護するようにした場合を例に示している。
【0115】
まず、上記した第五の形態に示したように、全面に、層間絶縁膜(第二の層間絶縁膜)22bを堆積し、その上面を平坦化した後(図22参照)、たとえば図26に示すように、上記層間絶縁膜22b上に、多結晶シリコン、アモルファスシリコンまたはカーボン膜などからなる、上記層間絶縁膜22bのエッチングに際して、エッチング耐性を有する保護膜(表面保護膜)38を形成する。
【0116】
次いで、たとえば図27に示すように、上記保護膜38上に、メモリセル部15のビット線コンタクトおよび周辺回路部16のビット線コンタクトをそれぞれ形成するための、レジストパターン23を形成する。
【0117】
そして、これをマスクに、上記保護膜38および上記層間絶縁膜22bをエッチングし、上記接続電極34に達するコンタクト孔(電極コンタクト孔)24b、上記接続電極35の一方に達するコンタクト孔(電極コンタクト孔)25b、および、上記フィールド上ゲート電極19´上の上記絶縁膜18に達するコンタクト孔(第一のコンタクト孔)26aを、それぞれ同時に開孔する。
【0118】
次いで、たとえば図28に示すように、上記レジストパターン23を除去した後、今度は、上記保護膜38上に、上記コンタクト孔24b,25bをそれぞれレジスト膜で覆い隠すようにして、レジストパターン37を形成する。
【0119】
そして、これをマスクに、上記コンタクト孔26aの底部に露出する上記絶縁膜18を、熱燐酸液などを用いて自己整合的にエッチングし、上記フィールド上ゲート電極19´に達するコンタクト孔(第二のコンタクト孔)26bを開孔する。
【0120】
次いで、たとえば図29に示すように、上記レジストパターン37および上記保護膜38をそれぞれ除去した後、上記各コンタクト孔24b,25b,26a,26b内にのみ導電材料(たとえば、タングステン)を完全に埋め込んで、メモリセル部15の、上記ソース/ドレイン拡散層20aの一方につながる、上記接続電極34と接続されるビット線コンタクト(電極コンタクト)27、周辺回路部16の、上記ソース/ドレイン拡散層20bの一方につながる、上記接続電極35と接続されるビット線コンタクト(電極コンタクト)28、および、上記フィールド上ゲート電極19´につながるビット線コンタクト(電極コンタクト)28´を、それぞれ形成する。
【0121】
この後、一層目の配線層を形成するために、たとえば、上記層間絶縁膜22b上にタングステン配線をパターニングして、メモリセル部15のビット線コンタクト27につながるビット線29、周辺回路部16のビット線コンタクト28につながるビット線29、および、フィールド上ゲート電極19´上のビット線コンタクト28´につながるビット線29を、それぞれ形成する。
【0122】
この第六の形態にかかるDRAMの場合も、ビット線29の形成に用いるリソグラフィのマスクは、各ビット線コンタクト27,28,28´にそれぞれアライメントされていればよいため、直接、各ビット線コンタクト27,28,28´に対して位置合せすることができる。
【0123】
また、同様に、メモリセル部15において、さらに別の層間絶縁膜を介して、上記ソース/ドレイン拡散層20aの他方と接続されるプラグ部の形成と、このプラグ部につながるスタック型キャパシタの形成とが行われて、所望のスタック型構造のDRAMが完成する。
【0124】
このような方法によれば、上記した第五の形態とほぼ同様の効果が期待できるのみでなく、上記フィールド上ゲート電極上の上記絶縁膜の除去に、比較的パターンの緩いマスクを用いた場合にも、層間絶縁膜の上面が荒れるのを防いで、良好な平坦性を維持できるようになるものである。
【0125】
ここで、上述した、実施の第三,第四,第五,第六の各形態にかかる、ビット線コンタクトを基板と接続するための、接続電極の形成方法について説明する。
【0126】
図30〜図36は、本発明のスタック型構造のDRAMにおいて、多結晶シリコンを用いて接続電極を形成する場合の方法を示すものである。なお、ここでは、周辺回路部として、NMOSトランジスタ部とPMOSトランジスタ部とを示している。
【0127】
まず、たとえば図30に示すように、P型シリコン基板(半導体基板)11の表面部に選択的に素子分離用絶縁膜12を形成し、上面が略同一となるように素子分離領域13と素子領域14とを形成した後、メモリセル部15の素子領域14上に、SiNからなるゲート絶縁膜(第一の絶縁膜)17を介して、絶縁膜 (第二の絶縁膜)18によって上面および側面を覆われた、ゲート電極(素子領域上電極)19をそれぞれ形成する。
【0128】
また、同時に、周辺回路部16の、NMOSトランジスタ部16aおよびPMOSトランジスタ部16bの各素子領域14上に、それぞれ、上記ゲート絶縁膜17を介して、上記絶縁膜18によって上面および側面を覆われた、上記ゲート電極19を形成する。
【0129】
さらに、同時に、NMOSトランジスタ部16aの素子分離領域13に対応する、上記素子分離用絶縁膜12上に、上記ゲート絶縁膜17を介して、上記絶縁膜18によって上面および側面を覆われた、フィールド上ゲート電極(素子分離領域上電極)19´を形成する。
【0130】
この後、上記基板11の表面部にN型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、メモリセル部15のソース/ドレイン拡散層20a、および、NMOSトランジスタ部16aのソース/ドレイン拡散層20bを、それぞれ形成する。
【0131】
また、PMOSトランジスタ部16bに対しては、上記基板11の表面のN型ウェル領域11a内にP型不純物をイオン注入し、それを熱拡散させることにより、拡散層領域としての、ソース/ドレイン拡散層20cを、それぞれ形成する。
【0132】
次いで、たとえば図31に示すように、上記基板11上の全面に、上記ゲート電極19,19´間をそれぞれ埋め込むようにして、層間絶縁膜(第一の層間絶縁膜)22aを堆積する。そして、その層間絶縁膜22aの上面をCMP法などにより研磨して平坦化し、上記絶縁膜18の上面をそれぞれ露出させる。
【0133】
次いで、たとえば図32に示すように、全面に、メモリセル部15のビット線コンタクト、および、周辺回路部16のビット線コンタクト(電極上コンタクトを除く)を、それぞれ形成するためのレジストパターン33を形成する。
【0134】
次いで、たとえば図33に示すように、上記レジストパターン33をマスクに、上記層間絶縁膜22aを自己整合的にエッチングし、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24a、上記ソース/ドレイン拡散層20b,20bにそれぞれ達するコンタクト孔(基板コンタクト孔)25a,25a、および、上記ソース/ドレイン拡散層20c,20cにそれぞれ達するコンタクト孔(基板コンタクト孔)39a,39aを、同時に開孔する。
【0135】
その際、上記コンタクト孔25a,25aは、その下の、上記ソース/ドレイン拡散層20b,20bのほとんどが露出するように、できるだけ大きく開孔されるようにする。同様に、上記コンタクト孔39a,39aは、その下の、上記ソース/ドレイン拡散層20c,20cのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【0136】
次いで、たとえば図34に示すように、上記レジストパターン33を除去した後、全面に、電極材料(たとえば、多結晶シリコン)を堆積し、その上面をCMP法などにより研磨して、上記各コンタクト孔24a,25a,25a,39a,39a内にのみ完全に埋め込んで、上記ソース/ドレイン拡散層20aの一方につながる接続電極34と、上記ソース/ドレイン拡散層20b,20bにそれぞれつながる接続電極35と、上記ソース/ドレイン拡散層20c,20cにそれぞれつながる接続電極40とを、形成する。
【0137】
次いで、たとえば図35に示すように、PMOSトランジスタ部16b側を覆い隠すようにしてレジスト膜41を形成し、この状態で、メモリセル部15およびNMOSトランジスタ部16a側の、上記接続電極34,35にN型不純物 (たとえば、砒素)をイオン注入する。
【0138】
次いで、たとえば図36に示すように、上記レジスト膜41を除去した後、メモリセル部15およびNMOSトランジスタ部16a側を覆い隠すようにしてレジスト膜42を形成し、この状態で、PMOSトランジスタ部16b側の、上記接続電極40にP型不純物(たとえば、ボロン)をイオン注入する。
【0139】
このように、多結晶シリコンを用いて形成される上記接続電極34,35,40は、ジャンクション・リークの悪化を防ぐのに効果的である。また、ジャンクション・リークの悪化を防ぐことが可能な、上記接続電極34,35,40としては、たとえば、上記ソース/ドレイン拡散層20a,20b,20cの、各表面に形成されるSiO2 を飛ばして、界面抵抗をゼロにできる、選択エピタキシャル成長により形成される埋め込みプラグを用いるようにしてもよい。
【0140】
以降は、上述した通り、実施の第三,第四,第五,第六の各形態に示したように、それぞれ、上記フィールド上ゲート電極19´上のビット線コンタクト(電極コンタクト)28´の形成や、上記接続電極34,35,40と接続される、ビット線コンタクト(電極コンタクト)27,28の形成などが行われることになる(たとえば、図14〜図17参照)。
【0141】
なお、上記した多結晶シリコンを用いて接続電極を形成する場合の方法においては、たとえば図37〜図43に示すように、上記ソース/ドレイン拡散層20a,20b,20cをそれぞれ形成した後に、全面に、SiNからなる絶縁保護膜43を形成するようにしてもよい。
【0142】
この場合、上記絶縁保護膜43によって、上記コンタクト孔24a,25a,25a,39a,39aをそれぞれ開孔する際に、上記素子分離用絶縁膜12が過剰にエッチングされるのを防ぐことが可能となる。
【0143】
したがって、電極材料(たとえば、多結晶シリコン)を埋め込む前に、上記各コンタクト孔24a,25a,25a,39a,39aの底部に露出する、上記絶縁保護膜43を除去するようにすることで、DRAMとしての特性をより向上できるようになる。
【0144】
(実施の第七の形態)
図44〜図46は、本発明の実施の第七の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記多結晶シリコンを用いて接続電極を形成する場合の方法の説明で例示したDRAM(図30〜図36参照)において、接続電極のより低抵抗化を可能とするようにした場合を例に示している。
【0145】
まず、図36に示したように、PMOSトランジスタ部16b側の、接続電極40にP型不純物(たとえば、ボロン)のイオン注入までを行った状態において、たとえば図44に示すように、上記レジスト膜42を除去した後、全面に、上記接続電極34,35,35,40,40の上面をエッチバックするためのレジストパターン44を形成する。
【0146】
そして、上記レジストパターン44をマスクに、上記接続電極34,35,35,40,40の上面をエッチバックし、上記絶縁膜18の上面との間に所定の段差部を有する、約1/2の厚さの接続電極34a,35a,35a,40a,40aを、それぞれ形成する。
【0147】
次いで、たとえば図45に示すように、上記レジストパターン44を除去した後、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するために、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36´を形成する。
【0148】
そして、このレジストパターン36´をマスクに、上記絶縁膜18を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させる。
【0149】
次いで、たとえば図46に示すように、上記レジストパターン36´を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´上の開孔部内を完全に埋め込んで、接続電極32を形成する。
【0150】
また、同時に、上記接続電極34a,35a,35a,40a,40aの各上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極34a,35a,35a,40a,40aにそれぞれつながる、より低抵抗な接続電極34b,35b,35b,40b,40bを形成する。
【0151】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極19´上の、上記接続電極32と接続されるビット線コンタクト(電極コンタクト)28´の形成や、上記接続電極34b,35b,40bと接続される、ビット線コンタクト(電極コンタクト)27,28の形成などが行われることになる(図19〜図21参照)。
【0152】
(実施の第八の形態)
図47〜図54は、本発明の実施の第八の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記多結晶シリコンを用いて接続電極を形成する場合の他の方法の説明で例示したDRAM(図37〜参照)において、周辺回路部の接続電極をより低抵抗化するようにした場合を例に示している。
【0153】
まず、たとえば図47に示すように、拡散層領域としての、メモリセル部15のソース/ドレイン拡散層20a、NMOSトランジスタ部16aのソース/ドレイン拡散層20b、および、PMOSトランジスタ部16bのソース/ドレイン拡散層20cの形成までを行った後、全面に、SiNからなる絶縁保護膜43を形成する(図37参照)。
【0154】
次いで、たとえば図48に示すように、上記基板11上の全面に、上記ゲート電極19,19´間をそれぞれ埋め込むようにして、層間絶縁膜(第一の層間絶縁膜)22aを堆積する。そして、その層間絶縁膜22aの上面をCMP法などにより研磨して平坦化し、上記絶縁膜18上の上記絶縁保護膜43をそれぞれ露出させる(図38参照)。
【0155】
次いで、たとえば図49に示すように、全面に、メモリセル部15のビット線コンタクト、および、周辺回路部16のビット線コンタクト(電極上コンタクトを除く)を、それぞれ形成するためのレジストパターン33を形成する(図39参照)。
【0156】
次いで、たとえば図50に示すように、上記レジストパターン33をマスクに、上記層間絶縁膜22aを自己整合的にエッチングし、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24a、上記ソース/ドレイン拡散層20b,20bにそれぞれ達するコンタクト孔(基板コンタクト孔)25a,25a、および、上記ソース/ドレイン拡散層20c,20cにそれぞれ達するコンタクト孔(基板コンタクト孔)39a,39aを、同時に開孔する(図40参照)。
【0157】
その際、上記コンタクト孔25a,25a、および、上記コンタクト孔39a,39aは、それぞれ、その下の、上記ソース/ドレイン拡散層20b,20b、および、上記ソース/ドレイン拡散層20c,20cのほとんどが露出するように、できるだけ大きく開孔されるようにする。
【0158】
次いで、たとえば図51に示すように、上記レジストパターン33を除去した後、周辺回路部16をレジスト膜(図示していない)により覆い隠し、メモリセル部15の上記コンタクト孔24aの底部に露出する、上記絶縁保護膜43のみを除去する。
【0159】
そして、上記レジスト膜を除去した後、全面に、導電材料(たとえば、多結晶シリコン)45を堆積する。この場合、上記導電材料45は、メモリセル部15の上記コンタクト孔24a内を確実に埋め込み、かつ、NMOSトランジスタ部16aの上記コンタクト孔25a,25a内、および、PMOSトランジスタ部16bの上記コンタクト孔39a,39a内への埋め込みが、不完全な状態で行われる程度の膜厚で形成される。
【0160】
次いで、たとえば図52に示すように、上記導電材料45を等方的にエッチングし、NMOSトランジスタ部16aの上記コンタクト孔25a,25a内、および、PMOSトランジスタ部16bの上記コンタクト孔39a,39a内から完全に除去する。
【0161】
そして、メモリセル部15の上記コンタクト孔24a内にのみ、部分的に上記導電材料45を残存させることにより、上記ソース/ドレイン拡散層20aの一方につながる接続電極34aを形成する。
【0162】
この後、全面に、レジストパターン46を形成し、NMOSトランジスタ部16aの上記コンタクト孔25a,25aの底部、および、PMOSトランジスタ部16bの上記コンタクト孔39a,39aの底部にそれぞれ露出する、上記絶縁保護膜43を除去する。
【0163】
次いで、たとえば図53に示すように、上記レジストパターン46を除去した後、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するために、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36´を形成する。
【0164】
そして、このレジストパターン36´をマスクに、上記絶縁膜18を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させる。
【0165】
次いで、たとえば図54に示すように、上記レジストパターン36´を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´上の開孔部内を完全に埋め込んで、接続電極32を形成する。
【0166】
また、同時に、上記接続電極34aの上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極34aにつながる、より低抵抗な接続電極34bを形成するとともに、NMOSトランジスタ部16aの上記コンタクト孔25a,25a内に、上記電極材料を完全に埋め込んで、上記ソース/ドレイン拡散層20b,20bにそれぞれつながる接続電極47、および、PMOSトランジスタ部16bの上記コンタクト孔39a,39a内に、上記電極材料を完全に埋め込んで、上記ソース/ドレイン拡散層20c,20cにそれぞれつながる接続電極47を形成する。
【0167】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極19´上の、上記接続電極32と接続されるビット線コンタクト(電極コンタクト)28´の形成や、上記接続電極34b,47,47と接続される、ビット線コンタクト(電極コンタクト)27,28の形成などが行われることになる(図19〜図21参照)。
【0168】
(実施の第九の形態)
図55〜図60は、本発明の実施の第九の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第八の形態に示したDRAMにおける、さらに別の構成例を示している。
【0169】
まず、上記した第八の形態に示したように、メモリセル部15の上記コンタクト孔24aの底部に露出する、上記絶縁保護膜43のみを除去した後に、全面への、導電材料(たとえば、多結晶シリコン)45の堆積までを行った状態(図51参照)において、たとえば図55に示すように、上記導電材料45をRIE (Reactive Ion Etching)により全面エッチングする。
【0170】
そして、上記コンタクト孔24a内にのみ、部分的に上記導電材料45を残存させて、メモリセル部15の上記ソース/ドレイン拡散層20aの一方につながる接続電極34aを形成するとともに、NMOSトランジスタ部16aの上記コンタクト孔25a,25aの側壁部分と、PMOSトランジスタ部16bの上記コンタクト孔39a,39aの側壁部分とに、それぞれ、上記導電材料45からなるサイドウォール48を形成する。
【0171】
次いで、たとえば図56に示すように、メモリセル部15側およびPMOSトランジスタ部16b側を覆い隠すようにしてレジスト膜49を形成し、この状態で、NMOSトランジスタ部16aに、上記サイドウォール48を介して、N型不純物(たとえば、砒素)をイオン注入する。
【0172】
こうして、上記コンタクト孔25aに対応する、上記基板11の表面部に、上記ソース/ドレイン拡散層20bよりも高濃度なN型不純物領域50をそれぞれ形成する。
【0173】
次いで、たとえば図57に示すように、上記レジスト膜49を除去した後、今度は、メモリセル部15側およびNMOSトランジスタ部16a側を覆い隠すようにしてレジスト膜51を形成し、この状態で、PMOSトランジスタ部16bに、上記サイドウォール48を介して、P型不純物(たとえば、ボロン)をイオン注入する。
【0174】
こうして、上記コンタクト孔39aに対応する、上記N型ウェル領域11aの表面部に、上記ソース/ドレイン拡散層20cよりも高濃度なP型不純物領域52をそれぞれ形成する。
【0175】
次いで、たとえば図58に示すように、上記レジスト膜51を除去した後、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するために、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36´を形成する。
【0176】
そして、このレジストパターン36´をマスクに、上記絶縁膜18を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させる。
【0177】
次いで、たとえば図59に示すように、上記レジストパターン36´を除去した後、全面に、レジストパターン46を形成し、NMOSトランジスタ部16aの上記コンタクト孔25aの底部、および、PMOSトランジスタ部16bの上記コンタクト孔39aの底部にそれぞれ露出する、上記絶縁保護膜43を除去する。
【0178】
次いで、たとえば図60に示すように、上記レジストパターン46を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´上の開孔部内を完全に埋め込んで、接続電極32を形成する。
【0179】
また、同時に、上記接続電極34aの上面の段差部内に、上記電極材料を完全に埋め込んで、上記接続電極34aにつながる、より低抵抗な接続電極34bを形成する。
【0180】
さらに、NMOSトランジスタ部16aの上記コンタクト孔25a内に、上記サイドウォール48を介して、上記電極材料を完全に埋め込んで、上記ソース/ドレイン拡散層20bおよび上記N型不純物領域50にそれぞれつながる接続電極47を形成するとともに、PMOSトランジスタ部16bの上記コンタクト孔39a内に、上記サイドウォール48を介して、上記電極材料を完全に埋め込んで、上記ソース/ドレイン拡散層20cおよび上記P型不純物領域52にそれぞれつながる接続電極47を形成する。
【0181】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極19´上の、上記接続電極32と接続されるビット線コンタクト(電極コンタクト)28´の形成や、上記接続電極34b,47,47と接続される、ビット線コンタクト(電極コンタクト)27,28の形成などが行われることになる(図19〜図21参照)。
【0182】
(実施の第十の形態)
図61〜図66は、本発明の実施の第十の形態にかかる半導体記憶装置の製造方法の概略を、同一基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなるDRAMを例に示すものである。なお、ここでは、上記第八の形態に示したDRAMにおいて、接続電極の形成に、不純物がドープされた多結晶シリコンを導電材料として用いるようにした場合を例に示している。
【0183】
まず、上記した第八の形態に示したように、上記ソース/ドレイン拡散層20aの一方に達するコンタクト孔(基板コンタクト孔)24a、上記ソース/ドレイン拡散層20b,20bにそれぞれ達するコンタクト孔(基板コンタクト孔)25a,25a、および、上記ソース/ドレイン拡散層20c,20cにそれぞれ達するコンタクト孔(基板コンタクト孔)39a,39aの形成までを行った状態(図50参照)において、たとえば図61に示すように、PMOSトランジスタ部16b側を覆い隠すようにしてレジスト膜53を形成する。
【0184】
そして、メモリセル部15の上記コンタクト孔24aの底部、および、NMOSトランジスタ部16aの上記コンタクト孔25a,25aの底部にそれぞれ露出する、上記絶縁保護膜43を除去する。
【0185】
次いで、たとえば図62に示すように、上記レジスト膜53を除去した後、全面に、N型不純物がドープされた多結晶シリコン膜(N型シリコン膜)を堆積し、その上面をCMP法などにより研磨して、メモリセル部15の上記コンタクト孔24a内、および、NMOSトランジスタ部16aの上記コンタクト孔25a,25a内に、それぞれ、上記N型シリコン膜を完全に埋め込んで接続電極54,55,55を形成する。
【0186】
また、このとき、PMOSトランジスタ部16bの上記コンタクト孔39a内にも、同様に、上記N型シリコン膜を完全に埋め込んで、ダミーの接続電極55´をそれぞれ形成する。
【0187】
次いで、たとえば図63に示すように、メモリセル部15側およびNMOSトランジスタ部16a側を覆い隠すようにしてレジスト膜56を形成し、PMOSトランジスタ部16bの上記コンタクト孔39a内にそれぞれ埋め込まれた、上記ダミーの接続電極55´を除去する。
【0188】
次いで、たとえば図64に示すように、RIEによって全面エッチングを行い、PMOSトランジスタ部16bの上記コンタクト孔39a,39aの底部にそれぞれ露出する、上記絶縁保護膜43を除去する。
【0189】
次いで、たとえば図65に示すように、上記レジスト膜56を除去した後、全面に、P型不純物がドープされた多結晶シリコン膜(P型シリコン膜)を堆積し、その上面をCMP法などにより研磨して、PMOSトランジスタ部16bの上記コンタクト孔39a内に、それぞれ、上記P型シリコン膜を完全に埋め込んで接続電極57を形成する。
【0190】
次いで、たとえば図66に示すように、全面に、上記フィールド上ゲート電極19´の上面を覆う、上記絶縁膜18を除去するために、上記フィールド上ゲート電極19´よりも大きい開孔パターンを有するレジストパターン36を形成する。
【0191】
そして、このレジストパターン36をマスクに、上記絶縁膜18を熱燐酸液などを用いて選択的にエッチングし、上記フィールド上ゲート電極19´および上記絶縁膜18の上面をそれぞれ露出させる。
【0192】
また、上記レジストパターン36を除去した後、全面に、多結晶シリコンよりも低抵抗な電極材料(たとえば、タングステン)を堆積し、その上面をCMP法などにより研磨して、上記絶縁膜18の除去された、上記フィールド上ゲート電極19´上の開孔部内を完全に埋め込んで、接続電極32を形成する(図54参照)。
【0193】
以降は、上述した通り、実施の第四の形態に示したように、それぞれ、上記フィールド上ゲート電極19´上の、上記接続電極32と接続されるビット線コンタクト(電極コンタクト)28´の形成や、上記接続電極54,55,55,57,57と接続される、ビット線コンタクト(電極コンタクト)27,28の形成などが行われることになる(図19〜図21参照)。
【0194】
このような方法によれば、不純物がドープされた多結晶シリコン膜は、不純物をイオン注入する方法の場合よりも、不純物を略均一にドープできるため、接続電極54,55,55,57,57を形成する際の制御性に優れるものである。
【0195】
なお、上記した実施のいくつかの形態においては、メモリセル部のソース/ドレイン拡散層の一方にのみ、接続電極を設けるようにした場合について説明したが、これに限らず、たとえばソース/ドレイン拡散層のそれぞれに接続電極を接続するように構成することも可能である。
【0196】
この場合、特に、ビット線上にキャパシタを形成するスタック型構造のDRAMでは、メモリセル部に蓄積電極と拡散層とを接続するための引き出し電極を用いた方が有利な場合が多いため、非常に有用である。
【0197】
また、このような構成とした場合、周辺回路部のソース/ドレイン拡散層の低抵抗化と、メモリセル部での低リーク電流化とを両立できるようになるため、一般にロジック回路との混載の相性が悪いといわれている、スタック型構造のDRAMのロジック回路との混載を容易に実現することが可能となる。
【0198】
また、上記した実施の各形態においては、いずれも、スタック型構造のDRAMを例に説明したが、トレンチ構造のキャパシタを備えるトレンチ型構造のDRAMにも同様に適用できる。
【0199】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0200】
【発明の効果】
以上、詳述したようにこの発明によれば、一層目の配線層から下のコンタクトを単一のマスクにより同時に形成でき、工程数の簡素化とともに、配線層とコンタクトとの短絡に対する歩留まりを向上させることが可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】この発明の実施の第一の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図2】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図3】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図4】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図5】同じく、第一の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図6】この発明の実施の第二の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図7】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図8】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図9】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図10】同じく、第二の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図11】この発明の実施の第三の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図12】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図13】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図14】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図15】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図16】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図17】同じく、第三の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図18】この発明の実施の第四の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図19】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図20】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図21】同じく、第四の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図22】この発明の実施の第五の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図23】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図24】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図25】同じく、第五の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図26】この発明の実施の第六の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図27】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図28】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図29】同じく、第六の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図30】この発明にかかる、接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図31】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図32】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図33】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図34】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図35】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図36】同じく、かかる接続電極の形成方法を説明するために示すDRAMの概略断面図。
【図37】この発明にかかる、接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図38】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図39】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図40】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図41】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図42】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図43】同じく、かかる接続電極の他の形成方法を説明するために示すDRAMの概略断面図。
【図44】この発明の実施の第七の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図45】同じく、第七の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図46】同じく、第七の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図47】この発明の実施の第八の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図48】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図49】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図50】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図51】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図52】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図53】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図54】同じく、第八の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図55】この発明の実施の第九の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図56】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図57】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図58】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図59】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図60】同じく、第九の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図61】この発明の実施の第十の形態にかかる半導体記憶装置の製造方法を、スタック型構造のDRAMを例に示す概略断面図。
【図62】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図63】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図64】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図65】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図66】同じく、第十の形態にかかる半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図67】従来技術とその問題点を説明するために、DRAMの概略構成を示す断面図。
【図68】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図69】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図70】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図71】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図72】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【図73】同じく、従来の半導体記憶装置の製造方法を説明するために示す、DRAMの概略断面図。
【符号の説明】
11…P型シリコン基板
11a…N型ウェル領域
12…素子分離用絶縁膜
13…素子分離領域
14…素子領域
15…メモリセル部
16…周辺回路部
16a…NMOSトランジスタ部
16b…PMOSトランジスタ部
17…ゲート絶縁膜
18…絶縁膜
19…ゲート電極
19´…フィールド上ゲート電極
20a,20b,20c…ソース/ドレイン拡散層
21…レジストパターン
22,22a,22b…層間絶縁膜
23…レジストパターン
24,24a,24b…コンタクト孔
25,25a,25b…コンタクト孔
26,26a,26b…コンタクト孔
27…ビット線コンタクト
28,28´…ビット線コンタクト
29…ビット線
31…レジストパターン
32…接続電極
33…レジストパターン
34,34a,34b…接続電極
35,35a,35b…接続電極
36,36´…レジストパターン
37…レジストパターン
38…保護膜
39a…コンタクト孔
40,40a,40b…接続電極
41,42…レジスト膜
43…絶縁保護膜
44…レジストパターン
45…導電材料
46…レジストパターン
47…接続電極
48…サイドウォール
49…レジスト膜
50…N型不純物領域
51…レジスト膜
52…P型不純物領域
53…レジスト膜
54,55…接続電極
55´…接続電極(ダミー)
56…レジスト膜
57…接続電極
Claims (5)
- 半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも1つの第二の電極層を、それぞれ形成する第一の工程と、
前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、
前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、
前記第三の工程の後、露出する前記第二の絶縁膜を選択的に除去し、前記第二の電極層上に所定の大きさの開孔部を形成する第四の工程と、
前記第四の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第五の工程と、
前記第五の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第六の工程と、
前記第六の工程の後、前記第一および第二の層間絶縁膜を、前記第二の絶縁膜を残すように、単一マスクを用いて選択的に除去し、前記半導体基板に達する基板コンタクト孔、および、前記電極材料に達する電極コンタクト孔を同時に開孔する第七の工程と、
前記第七の工程の後、前記基板コンタクト孔および前記電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記半導体基板および前記電極材料とつながるコンタクトを形成する第八の工程と
を具備したことを特徴とする半導体記憶装置の製造方法。 - 前記基板コンタクト孔は、前記メモリセル部の前記半導体基板に達する第一の基板コンタクト孔と、前記周辺回路部の前記半導体基板に達する第二の基板コンタクト孔と、によって構成され、
前記半導体基板とつながるコンタクトは、前記第一の基板コンタクト孔内に埋め込まれて、前記メモリセル部の前記半導体基板の表面部に形成された拡散層領域とつながる第一のコンタクトと、前記第二の基板コンタクト孔内に埋め込まれて、前記周辺回路部の前記半導体基板の表面部に形成された拡散層領域とつながる第二のコンタクトと、によって構成される
ことを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 半導体基板上にメモリセル部とコア回路部を含む周辺回路部とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上の前記メモリセル部に対応した素子領域上に、第一の絶縁膜を介し、かつ、第二の絶縁膜によって上面および側面が覆われた複数の第一の電極層を、また、前記半導体基板上の前記周辺回路部に対応した素子分離領域上に、前記第二の絶縁膜によって上面および側面が覆われた、少なくとも1つの第二の電極層を、それぞれ形成する第一の工程と、
前記第一の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に、前記第一および第二の電極層間をそれぞれ埋め込むようにして、第一の層間絶縁膜を堆積する第二の工程と、
前記第二の工程の後、前記第一の層間絶縁膜の上面を平坦化して、前記第二の絶縁膜の上面をそれぞれ露出させる第三の工程と、
前記第三の工程の後、前記第二の絶縁膜が残るように、前記第一の層間絶縁膜を選択的に除去し、前記メモリセル部の前記半導体基板および前記周辺回路部の前記半導体基板に達する基板コンタクト孔を開孔する第四の工程と、
前記第四の工程の後、前記基板コンタクト孔内に導電材料を埋め込んで接続電極を形成する第五の工程と、
前記第五の工程の後、前記第二の電極層上の前記第二の絶縁膜を選択的に除去し、所定の大きさの開孔部を形成する第六の工程と、
前記第六の工程の後、前記開孔部内に、前記第二の電極層につながる電極材料を埋め込み平坦化する第七の工程と、
前記第七の工程の後、前記素子分離領域および前記素子領域を含む、前記半導体基板上に第二の層間絶縁膜を堆積し、上面が平坦な層間絶縁膜を形成する第八の工程と、
前記第八の工程の後、単一マスクを用いて前記第二の層間絶縁膜を選択的に除去し、前記接続電極に達する第一の電極コンタクト孔、および、前記電極材料に達する第二の電極コンタクト孔を同時に開孔する第九の工程と、
前記第九の工程の後、前記第一および第二の電極コンタクト孔内にそれぞれ導電材料を埋め込んで、前記接続電極および前記電極材料とつながるコンタクトを形成する第十の工程と
を具備したことを特徴とする半導体記憶装置の製造方法。 - 前記基板コンタクト孔は、前記メモリセル部の前記半導体基板に達する第一の基板コンタクト孔と、前記周辺回路部の前記半導体基板に達する第二の基板コンタクト孔と、によって構成され、
前記接続電極は、前記第一の基板コンタクト孔内に埋め込まれて、前記メモリセル部の前記半導体基板の表面部に形成された拡散層領域とつながる第一の接続電極と、前記第二の基板コンタクト孔内に埋め込まれて、前記周辺回路部の前記半導体基板の表面部に形成された拡散層領域とつながる第二の接続電極と、によって構成され、
前記接続電極とつながるコンタクトは、前記第一の接続電極とつながる第一のコンタクトと、前記第二の接続電極とつながる第二のコンタクトと、によって構成される
ことを特徴とする請求項3に記載の半導体記憶装置の製造方法。 - 前記開孔部は、前記第二の電極層よりも大きく、かつ、前記第二の電極層の上面および側面を覆う前記第二の絶縁膜以下である開孔パターンを有するレジストパターンをマスクに用いて形成されることを特徴とする請求項3に記載の半導体記憶装置の製造方法。
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