JPH09298195A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 従来の技術では、ＳＯＩ基板のＳＯＩ層に対
して素子分離領域（ＬＯＣＯＳ酸化膜）を形成する際、
バーズビークの周囲に必要以上に応力がかかり、結晶欠
陥が発生し、また、自己整合的に形成される活性領域は
バーズビークの伸びにより設計寸法通りに形成できない
等の問題があった。 【解決手段】 ＳＯＩ層上に酸化膜を介して所定の膜厚
の窒化膜を設計寸法にパターニング後、この側断面に窒
化膜からなるサイドウォールを形成し、これらの窒化膜
をマスクに１回目のＬＯＣＯＳ酸化を行い、生じたＬＯ
ＣＯＳ酸化膜を除去後、窒化膜を積層し、サイドウォー
ル下の間隙内に、さらに狭い間隙を持つ状態とし、間隙
以外の部分の窒化膜を除去後、２回目のＬＯＣＯＳ酸化
を行い分離領域となるＬＯＣＯＳ酸化膜を得る。狭い間
隙を持つ酸化マスクを用いＬＯＣＯＳ酸化するため、応
力を低減しつつバーズビークの伸びを抑制できる。
して素子分離領域（ＬＯＣＯＳ酸化膜）を形成する際、
バーズビークの周囲に必要以上に応力がかかり、結晶欠
陥が発生し、また、自己整合的に形成される活性領域は
バーズビークの伸びにより設計寸法通りに形成できない
等の問題があった。 【解決手段】 ＳＯＩ層上に酸化膜を介して所定の膜厚
の窒化膜を設計寸法にパターニング後、この側断面に窒
化膜からなるサイドウォールを形成し、これらの窒化膜
をマスクに１回目のＬＯＣＯＳ酸化を行い、生じたＬＯ
ＣＯＳ酸化膜を除去後、窒化膜を積層し、サイドウォー
ル下の間隙内に、さらに狭い間隙を持つ状態とし、間隙
以外の部分の窒化膜を除去後、２回目のＬＯＣＯＳ酸化
を行い分離領域となるＬＯＣＯＳ酸化膜を得る。狭い間
隙を持つ酸化マスクを用いＬＯＣＯＳ酸化するため、応
力を低減しつつバーズビークの伸びを抑制できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（silico
n on insulator若しくはsemiconductor on insulator）
基板に形成する半導体装置とその製造方法に関する。
n on insulator若しくはsemiconductor on insulator）
基板に形成する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】図３５は、例えばIEEE TRANSACTIONS ON
ELECTRON DEVICES,VOL.42,NO.8,AUGUST1995に示された
従来の半導体装置の断面図である。この図３５におい
て、１０１はシリコン基板、１０２はシリコン基板１０
１上に形成された埋め込み酸化膜、１０３ａ、１０３ｂ
は埋め込み酸化膜１０２上に形成された活性領域をそれ
ぞれ示しており、また、１０４は、埋め込み酸化膜１０
２上に形成された複数の活性領域を電気的に分離する素
子分離領域を示している。この素子分離領域１０４は、
後に説明するように、埋め込み酸化膜１０２の上に形成
されるＳＯＩ層を部分的に酸化することで形成される。
ELECTRON DEVICES,VOL.42,NO.8,AUGUST1995に示された
従来の半導体装置の断面図である。この図３５におい
て、１０１はシリコン基板、１０２はシリコン基板１０
１上に形成された埋め込み酸化膜、１０３ａ、１０３ｂ
は埋め込み酸化膜１０２上に形成された活性領域をそれ
ぞれ示しており、また、１０４は、埋め込み酸化膜１０
２上に形成された複数の活性領域を電気的に分離する素
子分離領域を示している。この素子分離領域１０４は、
後に説明するように、埋め込み酸化膜１０２の上に形成
されるＳＯＩ層を部分的に酸化することで形成される。
【０００３】その他、１０５は活性領域１０３ａ、１０
３ｂ上に形成されたゲート絶縁膜、１０６ａ、１０６ｂ
はゲート絶縁膜１０５上に形成されたＰ型、Ｎ型不純物
を含むゲート電極、１０７はゲート電極１０６ａ、１０
６ｂ及び素子分離領域１０４の上面を覆って形成された
シリコン窒化膜、１０８ａはシリコン窒化膜１０７上に
積層された層間絶縁膜、１０９は活性領域１０３ａ、１
０３ｂと層間絶縁膜１０８ａ上に形成される第一の金属
配線１１０とを電気的に接続するスルーホール、１０８
ｂは第一の金属配線１１０上に積層された層間絶縁膜、
１１１は第一の金属配線１１０と、層間絶縁膜１０８ｂ
上に形成された第二の金属配線１１２とを電気的に接続
するスルーホール、１１３は第二の金属配線１１２上に
積層されたシリコン窒化膜をそれぞれ示している。
３ｂ上に形成されたゲート絶縁膜、１０６ａ、１０６ｂ
はゲート絶縁膜１０５上に形成されたＰ型、Ｎ型不純物
を含むゲート電極、１０７はゲート電極１０６ａ、１０
６ｂ及び素子分離領域１０４の上面を覆って形成された
シリコン窒化膜、１０８ａはシリコン窒化膜１０７上に
積層された層間絶縁膜、１０９は活性領域１０３ａ、１
０３ｂと層間絶縁膜１０８ａ上に形成される第一の金属
配線１１０とを電気的に接続するスルーホール、１０８
ｂは第一の金属配線１１０上に積層された層間絶縁膜、
１１１は第一の金属配線１１０と、層間絶縁膜１０８ｂ
上に形成された第二の金属配線１１２とを電気的に接続
するスルーホール、１１３は第二の金属配線１１２上に
積層されたシリコン窒化膜をそれぞれ示している。
【０００４】また、活性領域１０３ａ、１０３ｂは、そ
れぞれ、Ｐチャネルトランジスタ、Ｎチャネルトランジ
スタのソース／ドレイン領域、チャネル領域をそれぞれ
形成している。次に、図３５に示す構造の半導体装置の
製造方法について説明する。まず、図３６に示すよう
に、シリコン基板１０１、埋め込み酸化膜１０２、ＳＯ
Ｉ層１１４が順次所定の厚さに形成されたＳＯＩ基板上
にシリコン窒化膜１１５を選択的にパターニングする。
シリコン窒化膜１１５は活性領域１０３ａ、１０３ｂと
なる領域上に、活性領域の設計寸法通りに形成する。
れぞれ、Ｐチャネルトランジスタ、Ｎチャネルトランジ
スタのソース／ドレイン領域、チャネル領域をそれぞれ
形成している。次に、図３５に示す構造の半導体装置の
製造方法について説明する。まず、図３６に示すよう
に、シリコン基板１０１、埋め込み酸化膜１０２、ＳＯ
Ｉ層１１４が順次所定の厚さに形成されたＳＯＩ基板上
にシリコン窒化膜１１５を選択的にパターニングする。
シリコン窒化膜１１５は活性領域１０３ａ、１０３ｂと
なる領域上に、活性領域の設計寸法通りに形成する。
【０００５】次に、図３７に示すように、シリコン窒化
膜１１５を酸化マスクとしてＳＯＩ層１１４の表面を熱
酸化し、第一のＬＯＣＯＳ酸化膜１１６を形成する。そ
の後、図３８に示すように、ウェットエッチングを行
い、第一のＬＯＣＯＳ酸化膜１１６を選択的に除去する
ことで、ＳＯＩ層１１４の素子分離領域となる領域に、
溝１１４ａを形成する。
膜１１５を酸化マスクとしてＳＯＩ層１１４の表面を熱
酸化し、第一のＬＯＣＯＳ酸化膜１１６を形成する。そ
の後、図３８に示すように、ウェットエッチングを行
い、第一のＬＯＣＯＳ酸化膜１１６を選択的に除去する
ことで、ＳＯＩ層１１４の素子分離領域となる領域に、
溝１１４ａを形成する。
【０００６】次に、図３９に示すように、溝１１４ａの
側壁にシリコン窒化膜１１６を選択的に付着させる。そ
の後、図４０に示すように、再び熱酸化によって溝１１
４ａの底面に位置するＳＯＩ層１１４を部分的に酸化
し、第二のＬＯＣＯＳ酸化膜、つまり素子分離領域１０
４を形成する。この酸化によって、溝１１４ａ下部に位
置するＳＯＩ層１１４を完全に酸化しているため、素子
分離領域１０４の底面は埋め込み酸化膜１０２の上面に
接した状態となっている。この素子分離領域１０４の形
成により、ＳＯＩ層１１４は活性領域１０３ａ、１０３
ｂの２つの領域に電気的に分離される。その後、酸化マ
スクとして用いたシリコン窒化膜１１５、１１６を選択
的に除去し、活性領域１０３ａ、１０３ｂの表面にゲー
ト絶縁膜１０５を形成する。
側壁にシリコン窒化膜１１６を選択的に付着させる。そ
の後、図４０に示すように、再び熱酸化によって溝１１
４ａの底面に位置するＳＯＩ層１１４を部分的に酸化
し、第二のＬＯＣＯＳ酸化膜、つまり素子分離領域１０
４を形成する。この酸化によって、溝１１４ａ下部に位
置するＳＯＩ層１１４を完全に酸化しているため、素子
分離領域１０４の底面は埋め込み酸化膜１０２の上面に
接した状態となっている。この素子分離領域１０４の形
成により、ＳＯＩ層１１４は活性領域１０３ａ、１０３
ｂの２つの領域に電気的に分離される。その後、酸化マ
スクとして用いたシリコン窒化膜１１５、１１６を選択
的に除去し、活性領域１０３ａ、１０３ｂの表面にゲー
ト絶縁膜１０５を形成する。
【０００７】その後、図４１に示すように、活性領域１
０３ａ、１０３ｂ上にゲート絶縁膜１０５を介して、そ
れぞれＰ型、Ｎ型の不純物を含む多結晶シリコン膜を積
層し、この多結晶シリコン膜をパターニングし、トラン
ジスタのゲート電極１０６ａ、１０６ｂをそれぞれ形成
する。
０３ａ、１０３ｂ上にゲート絶縁膜１０５を介して、そ
れぞれＰ型、Ｎ型の不純物を含む多結晶シリコン膜を積
層し、この多結晶シリコン膜をパターニングし、トラン
ジスタのゲート電極１０６ａ、１０６ｂをそれぞれ形成
する。
【０００８】その後、図４２に示すように、活性領域１
０３ａ、１０３ｂ内にイオン注入によりソース／ドレイ
ン領域をそれぞれ形成し、さらに表面全面にシリコン窒
化膜１０７を所定の厚さに積層する。次に、Ｎ型不純物
を含む多結晶シリコンからなるサイドウォール１１７を
ゲート電極１０６ａ、１０６ｂの側断面に付着した状態
に形成する。
０３ａ、１０３ｂ内にイオン注入によりソース／ドレイ
ン領域をそれぞれ形成し、さらに表面全面にシリコン窒
化膜１０７を所定の厚さに積層する。次に、Ｎ型不純物
を含む多結晶シリコンからなるサイドウォール１１７を
ゲート電極１０６ａ、１０６ｂの側断面に付着した状態
に形成する。
【０００９】その後、図４３に示すように、層間絶縁膜
１０８ａ、スルーホール１０９をそれぞれ形成する。次
に、第一の金属配線１１０を層間絶縁膜１０８ａ上に形
成し、層間絶縁膜１０８ｂを全面に積層後、第一の金属
配線１１０に接続するスルーホール１１１を形成し、こ
のスルーホール１１１に電気的に接続する第二の金属配
線１１２を層間絶縁膜１０８ｂ上に形成することで図３
５に示すような半導体装置を得ることが可能になる。
１０８ａ、スルーホール１０９をそれぞれ形成する。次
に、第一の金属配線１１０を層間絶縁膜１０８ａ上に形
成し、層間絶縁膜１０８ｂを全面に積層後、第一の金属
配線１１０に接続するスルーホール１１１を形成し、こ
のスルーホール１１１に電気的に接続する第二の金属配
線１１２を層間絶縁膜１０８ｂ上に形成することで図３
５に示すような半導体装置を得ることが可能になる。
【００１０】このように、従来の半導体装置は、ＳＯＩ
層１１４に対し、２回のＬＯＣＯＳ酸化処理を行い、こ
れを電気的に互いに分離した活性領域１０３ａ、１０３
ｂとしている。このＬＯＣＯＳ酸化工程の内、第一回目
のＬＯＣＯＳ酸化の工程は、図３７に示すように、シリ
コン窒化膜１１５をマスクとした通常のＬＯＣＯＳ酸化
膜の形成であり、ここで形成する第一のＬＯＣＯＳ酸化
膜１１６は、酸化マスクが活性領域１０３ａ、１０３ｂ
の設計サイズと同じ形状である場合においては、活性領
域１０３ａ、１０３ｂ端部から内部に向かって浸食が進
み、バーズビークが形成されるため、最終的に得る実効
的な活性領域１０３ａ、１０３ｂは、設計サイズより小
さくなっている。
層１１４に対し、２回のＬＯＣＯＳ酸化処理を行い、こ
れを電気的に互いに分離した活性領域１０３ａ、１０３
ｂとしている。このＬＯＣＯＳ酸化工程の内、第一回目
のＬＯＣＯＳ酸化の工程は、図３７に示すように、シリ
コン窒化膜１１５をマスクとした通常のＬＯＣＯＳ酸化
膜の形成であり、ここで形成する第一のＬＯＣＯＳ酸化
膜１１６は、酸化マスクが活性領域１０３ａ、１０３ｂ
の設計サイズと同じ形状である場合においては、活性領
域１０３ａ、１０３ｂ端部から内部に向かって浸食が進
み、バーズビークが形成されるため、最終的に得る実効
的な活性領域１０３ａ、１０３ｂは、設計サイズより小
さくなっている。
【００１１】また、図３９から図４０においての第２回
目のＬＯＣＯＳ酸化処理では、溝１１４ａの側壁にシリ
コン窒化膜１１６を酸化マスクとして付加的に形成して
おり、バーズビークの発生を抑制したＬＯＣＯＳ酸化膜
１０４の形成を行っていた。
目のＬＯＣＯＳ酸化処理では、溝１１４ａの側壁にシリ
コン窒化膜１１６を酸化マスクとして付加的に形成して
おり、バーズビークの発生を抑制したＬＯＣＯＳ酸化膜
１０４の形成を行っていた。
【００１２】
【発明が解決しようとする課題】この従来の技術によっ
て形成する最終的なＬＯＣＯＳ酸化膜１０４は、第一回
目の通常のＬＯＣＯＳ酸化膜の形成によって同時に生じ
るバーズビークの形状を反映しており、従ってトランジ
スタの素子を形成する活性領域１０３ａ、１０３ｂは、
バーズビークの伸びによって浸食される部分があるた
め、実効的なチャネル幅が減少してしまうという問題が
あった。
て形成する最終的なＬＯＣＯＳ酸化膜１０４は、第一回
目の通常のＬＯＣＯＳ酸化膜の形成によって同時に生じ
るバーズビークの形状を反映しており、従ってトランジ
スタの素子を形成する活性領域１０３ａ、１０３ｂは、
バーズビークの伸びによって浸食される部分があるた
め、実効的なチャネル幅が減少してしまうという問題が
あった。
【００１３】また、従来の技術においては、図３８に示
す第一のＬＯＣＯＳ酸化膜１１６の形成の段階で、酸化
マスクとしてシリコン窒化膜１１５をＳＯＩ層１１４の
表面に接するように形成しているが、ＳＯＩ層とシリコ
ン窒化膜が接した状態でＬＯＣＯＳ酸化を行うと、その
後の酸化工程で結晶欠陥が発生しやすくなるという問題
があった。
す第一のＬＯＣＯＳ酸化膜１１６の形成の段階で、酸化
マスクとしてシリコン窒化膜１１５をＳＯＩ層１１４の
表面に接するように形成しているが、ＳＯＩ層とシリコ
ン窒化膜が接した状態でＬＯＣＯＳ酸化を行うと、その
後の酸化工程で結晶欠陥が発生しやすくなるという問題
があった。
【００１４】また、２回目のＬＯＣＯＳ酸化の際に、酸
化マスクとしてＳＯＩ層１１４の溝１１４ａ側壁に直接
接するようにシリコン窒化膜１１６を形成しているが、
均一な厚さに形成されたシリコン窒化膜１１５の端部し
たに付着した状態となっており、この部分の酸化マスク
の膜厚合計は大きくなり、酸化によるバーズビークの伸
びは抑制されるが、周囲にかかる応力が大きくなり、結
晶欠陥が発生し、形成後のトランジスタのリーク電流の
原因となるという問題があった。
化マスクとしてＳＯＩ層１１４の溝１１４ａ側壁に直接
接するようにシリコン窒化膜１１６を形成しているが、
均一な厚さに形成されたシリコン窒化膜１１５の端部し
たに付着した状態となっており、この部分の酸化マスク
の膜厚合計は大きくなり、酸化によるバーズビークの伸
びは抑制されるが、周囲にかかる応力が大きくなり、結
晶欠陥が発生し、形成後のトランジスタのリーク電流の
原因となるという問題があった。
【００１５】この発明は上記のような問題を解決するた
めになされたものであり、この発明の目的は、ＳＯＩ基
板、及び通常のシリコン基板に対して形成する素子分離
領域（ＬＯＣＯＳ酸化膜）を、バーズビークの伸びを抑
制した形状とし、実効的な活性領域の減少を抑制し、半
導体装置の高集積化を図ることである。
めになされたものであり、この発明の目的は、ＳＯＩ基
板、及び通常のシリコン基板に対して形成する素子分離
領域（ＬＯＣＯＳ酸化膜）を、バーズビークの伸びを抑
制した形状とし、実効的な活性領域の減少を抑制し、半
導体装置の高集積化を図ることである。
【００１６】また、別の目的は、半導体装置の製造過程
においてＳＯＩ層とシリコン窒化膜が直接接することが
ないようにすることで、その後の酸化処理の際に結晶欠
陥が生じることを抑制し、リーク電流の発生を抑制でき
る構造を得ることである。
においてＳＯＩ層とシリコン窒化膜が直接接することが
ないようにすることで、その後の酸化処理の際に結晶欠
陥が生じることを抑制し、リーク電流の発生を抑制でき
る構造を得ることである。
【００１７】さらに、別の目的は、素子分離領域と活性
領域との界面近傍に寄生トランジスタが形成された場合
においても、その寄生トランジスタが導通状態とならな
い構造の半導体装置を得ることである。
領域との界面近傍に寄生トランジスタが形成された場合
においても、その寄生トランジスタが導通状態とならな
い構造の半導体装置を得ることである。
【００１８】また、ＳＯＩ基板に対して素子分離領域を
形成する場合では、活性領域と素子分離領域との界面、
及び活性領域と埋め込み酸化膜との界面の状態を、ま
た、シリコン基板に対して素子分離領域を形成する場合
では、活性領域と素子分離領域との界面の状態を改善
し、トランジスタの特性を向上させることが発明の目的
として挙げられる。
形成する場合では、活性領域と素子分離領域との界面、
及び活性領域と埋め込み酸化膜との界面の状態を、ま
た、シリコン基板に対して素子分離領域を形成する場合
では、活性領域と素子分離領域との界面の状態を改善
し、トランジスタの特性を向上させることが発明の目的
として挙げられる。
【００１９】
【課題を解決するための手段】この発明に係る半導体装
置は、シリコン基板上に埋め込み酸化膜を介して形成さ
れ、互いに接する活性領域と素子分離領域とを備え、少
なくとも上記活性領域と上記素子分離領域との界面及び
上記活性領域と上記埋め込み酸化膜との界面のいずれか
一方、若しくは両方の位置に窒素が偏析する構造とする
ものである。
置は、シリコン基板上に埋め込み酸化膜を介して形成さ
れ、互いに接する活性領域と素子分離領域とを備え、少
なくとも上記活性領域と上記素子分離領域との界面及び
上記活性領域と上記埋め込み酸化膜との界面のいずれか
一方、若しくは両方の位置に窒素が偏析する構造とする
ものである。
【００２０】また、この発明に係る半導体装置の製造方
法は、シリコン基板の一主面に形成された素子分離領域
と活性領域とを備え、少なくとも上記素子分離領域と上
記シリコン基板との界面の一部分に窒素が偏析する構造
とするものである。
法は、シリコン基板の一主面に形成された素子分離領域
と活性領域とを備え、少なくとも上記素子分離領域と上
記シリコン基板との界面の一部分に窒素が偏析する構造
とするものである。
【００２１】さらに、この発明に係る半導体装置の製造
方法は、シリコン基板上に埋め込み酸化膜を介してＳＯ
Ｉ層を形成したＳＯＩ基板の一主面上に第一の酸化膜を
介して上記ＳＯＩ層の活性領域となる領域上においては
所定の膜厚を有し、上記活性領域の端部から外側に向か
っては膜厚が減少する第一のシリコン窒化膜を形成する
第一の工程、上記第一のシリコン窒化膜を酸化マスクと
して第一回目のＬＯＣＯＳ酸化を行い、第一のＬＯＣＯ
Ｓ酸化膜を形成する第二の工程、上記第一のＬＯＣＯＳ
酸化膜を選択的に除去し、上記第一のシリコン窒化膜端
部と上記ＳＯＩ基板との間に間隙を形成する第三の工
程、少なくとも上記ＳＯＩ層の表面を酸化し、第二の酸
化膜を形成後、上記ＳＯＩ基板の全面に第二のシリコン
窒化膜を成膜し、上記間隙内に形成される上記第二のシ
リコン窒化膜が、上記間隙よりもさらに狭い間隙を有す
るような状態とする第四の工程、少なくとも上記第二の
シリコン窒化膜に対して異方性エッチングを行い、上記
間隙に埋め込まれた上記第二のシリコン窒化膜を残し、
他の上記第二のシリコン窒化膜を除去する第五の工程、
上記第一、第二のシリコン窒化膜を酸化マスクとして第
二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣＯＳ酸化
膜を形成する第六の工程、上記第一、第二のシリコン窒
化膜を除去する第七の工程を含むものとするものであ
る。
方法は、シリコン基板上に埋め込み酸化膜を介してＳＯ
Ｉ層を形成したＳＯＩ基板の一主面上に第一の酸化膜を
介して上記ＳＯＩ層の活性領域となる領域上においては
所定の膜厚を有し、上記活性領域の端部から外側に向か
っては膜厚が減少する第一のシリコン窒化膜を形成する
第一の工程、上記第一のシリコン窒化膜を酸化マスクと
して第一回目のＬＯＣＯＳ酸化を行い、第一のＬＯＣＯ
Ｓ酸化膜を形成する第二の工程、上記第一のＬＯＣＯＳ
酸化膜を選択的に除去し、上記第一のシリコン窒化膜端
部と上記ＳＯＩ基板との間に間隙を形成する第三の工
程、少なくとも上記ＳＯＩ層の表面を酸化し、第二の酸
化膜を形成後、上記ＳＯＩ基板の全面に第二のシリコン
窒化膜を成膜し、上記間隙内に形成される上記第二のシ
リコン窒化膜が、上記間隙よりもさらに狭い間隙を有す
るような状態とする第四の工程、少なくとも上記第二の
シリコン窒化膜に対して異方性エッチングを行い、上記
間隙に埋め込まれた上記第二のシリコン窒化膜を残し、
他の上記第二のシリコン窒化膜を除去する第五の工程、
上記第一、第二のシリコン窒化膜を酸化マスクとして第
二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣＯＳ酸化
膜を形成する第六の工程、上記第一、第二のシリコン窒
化膜を除去する第七の工程を含むものとするものであ
る。
【００２２】また、この発明に係る半導体装置の製造方
法は、上記第六の工程において形成する第二のＬＯＣＯ
Ｓ酸化膜の下部はＳＯＩ基板の埋め込み酸化膜に接する
ものとする。
法は、上記第六の工程において形成する第二のＬＯＣＯ
Ｓ酸化膜の下部はＳＯＩ基板の埋め込み酸化膜に接する
ものとする。
【００２３】さらに、この発明に係る半導体装置の製造
方法は、上記第六の工程の処理前、ＳＯＩ層の素子分離
領域となる領域に対し、窒素を注入する工程を含み、第
六の工程の加熱によって窒素を第二のＬＯＣＯＳ酸化膜
からなる上記素子分離領域と上記ＳＯＩ層に形成される
活性領域との界面、若しくは上記活性領域と埋め込み酸
化膜との界面に偏析させるものである。
方法は、上記第六の工程の処理前、ＳＯＩ層の素子分離
領域となる領域に対し、窒素を注入する工程を含み、第
六の工程の加熱によって窒素を第二のＬＯＣＯＳ酸化膜
からなる上記素子分離領域と上記ＳＯＩ層に形成される
活性領域との界面、若しくは上記活性領域と埋め込み酸
化膜との界面に偏析させるものである。
【００２４】またこの半導体装置の製造方法は、上記第
六の工程の処理後、ＳＯＩ層の素子分離領域となる領域
に対し、不純物イオンを回転注入し、上記ＳＯＩ層に形
成される活性領域と上記素子分離領域との界面近傍に高
濃度な不純物領域を形成するものである。
六の工程の処理後、ＳＯＩ層の素子分離領域となる領域
に対し、不純物イオンを回転注入し、上記ＳＯＩ層に形
成される活性領域と上記素子分離領域との界面近傍に高
濃度な不純物領域を形成するものである。
【００２５】さらに、この発明に係る半導体装置の製造
方法は、シリコン基板の一主面上に第一の酸化膜を介し
て上記シリコン基板の活性領域となる領域上においては
所定の厚さを有し、上記活性領域の端部から外側に向か
っては膜厚が減少する第一のシリコン窒化膜を形成する
第一の工程、上記第一のシリコン窒化膜を酸化マスクと
して第一回目のＬＯＣＯＳ酸化を行い、第一のＬＯＣＯ
Ｓ酸化膜を形成する第二の工程、上記第一のＬＯＣＯＳ
酸化膜を選択的に除去し、第一のシリコン窒化膜端部と
上記シリコン基板との間に隙間を形成する第三の工程、
少なくとも上記シリコン基板の表面を酸化し、第二の酸
化膜を形成後、上記シリコン基板の全面に第二のシリコ
ン窒化膜を成膜する第四の工程、少なくとも上記第二の
シリコン窒化膜に対して異方性エッチングを行い、上記
間隙に埋め込まれた上記第二のシリコン窒化膜を残し、
他の上記第二のシリコン窒化膜を除去する第五の工程、
上記第一、第二のシリコン窒化膜を酸化マスクとして第
二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣＯＳ酸化
膜を形成する第七の工程、上記第一、第二のシリコン窒
化膜を除去する第八の工程を含むものである。
方法は、シリコン基板の一主面上に第一の酸化膜を介し
て上記シリコン基板の活性領域となる領域上においては
所定の厚さを有し、上記活性領域の端部から外側に向か
っては膜厚が減少する第一のシリコン窒化膜を形成する
第一の工程、上記第一のシリコン窒化膜を酸化マスクと
して第一回目のＬＯＣＯＳ酸化を行い、第一のＬＯＣＯ
Ｓ酸化膜を形成する第二の工程、上記第一のＬＯＣＯＳ
酸化膜を選択的に除去し、第一のシリコン窒化膜端部と
上記シリコン基板との間に隙間を形成する第三の工程、
少なくとも上記シリコン基板の表面を酸化し、第二の酸
化膜を形成後、上記シリコン基板の全面に第二のシリコ
ン窒化膜を成膜する第四の工程、少なくとも上記第二の
シリコン窒化膜に対して異方性エッチングを行い、上記
間隙に埋め込まれた上記第二のシリコン窒化膜を残し、
他の上記第二のシリコン窒化膜を除去する第五の工程、
上記第一、第二のシリコン窒化膜を酸化マスクとして第
二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣＯＳ酸化
膜を形成する第七の工程、上記第一、第二のシリコン窒
化膜を除去する第八の工程を含むものである。
【００２６】また、この半導体装置の製造方法におい
て、第一の工程の、第一のシリコン窒化膜は、活性領域
となる領域上においては所定の膜厚を有し、上記活性領
域端部上においてはＳＯＩ基板若しくはシリコン基板の
一主面に対して垂直な断面を有するシリコン窒化膜を形
成する工程、上記ＳＯＩ基板若しくは上記シリコン基板
の一主面を酸化し、素子分離領域となる領域に酸化膜を
形成する工程、上記酸化膜を介して上記ＳＯＩ基板若し
くは上記シリコン基板の一主面上に、上記シリコン窒化
膜の断面に付着した状態のサイドウォールを形成する工
程により形成する、上記シリコン窒化膜及び上記サイド
ウォールからなるものとする。
て、第一の工程の、第一のシリコン窒化膜は、活性領域
となる領域上においては所定の膜厚を有し、上記活性領
域端部上においてはＳＯＩ基板若しくはシリコン基板の
一主面に対して垂直な断面を有するシリコン窒化膜を形
成する工程、上記ＳＯＩ基板若しくは上記シリコン基板
の一主面を酸化し、素子分離領域となる領域に酸化膜を
形成する工程、上記酸化膜を介して上記ＳＯＩ基板若し
くは上記シリコン基板の一主面上に、上記シリコン窒化
膜の断面に付着した状態のサイドウォールを形成する工
程により形成する、上記シリコン窒化膜及び上記サイド
ウォールからなるものとする。
【００２７】さらに、この半導体装置の製造方法におい
て、第一の工程の、第一のシリコン窒化膜は、ＳＯＩ基
板若しくはシリコン基板の一主面上に所定の膜厚のシリ
コン窒化膜を積層する工程、上記シリコン窒化膜の上記
活性領域となる領域上にエッチングマスクを形成する工
程、上記エッチングマスクを用いて上記シリコン窒化膜
をテーパーエッチングし、上記テーパーエッチングによ
って形成される上記シリコン窒化膜の断面が上記ＳＯＩ
基板若しくは上記シリコン基板の一主面に対して所定の
傾きを持つ状態とする工程により形成するものとする。
て、第一の工程の、第一のシリコン窒化膜は、ＳＯＩ基
板若しくはシリコン基板の一主面上に所定の膜厚のシリ
コン窒化膜を積層する工程、上記シリコン窒化膜の上記
活性領域となる領域上にエッチングマスクを形成する工
程、上記エッチングマスクを用いて上記シリコン窒化膜
をテーパーエッチングし、上記テーパーエッチングによ
って形成される上記シリコン窒化膜の断面が上記ＳＯＩ
基板若しくは上記シリコン基板の一主面に対して所定の
傾きを持つ状態とする工程により形成するものとする。
【００２８】
実施の形態１．図１は、この発明の実施の形態１である
半導体装置を示しており、特に、トランジスタのゲート
長方向に沿って切断した場合の断面図を示すものであ
る。この図１において、１はシリコン基板、２はシリコ
ン基板１上に形成された埋め込み酸化膜、３は埋め込み
酸化膜２上に形成されたＳＯＩ層であり、これらのシリ
コン基板１、埋め込み酸化膜２、ＳＯＩ層３によって、
ＳＯＩ基板が形成されている。
半導体装置を示しており、特に、トランジスタのゲート
長方向に沿って切断した場合の断面図を示すものであ
る。この図１において、１はシリコン基板、２はシリコ
ン基板１上に形成された埋め込み酸化膜、３は埋め込み
酸化膜２上に形成されたＳＯＩ層であり、これらのシリ
コン基板１、埋め込み酸化膜２、ＳＯＩ層３によって、
ＳＯＩ基板が形成されている。
【００２９】このＳＯＩ基板は、シリコン基板１の一主
面から所定距離深い位置に埋め込み酸化膜２を酸素の注
入によって形成するＳＩＭＯＸ法によるものであって
も、張り合わせ法によって得るものであっても良く、ま
た別の方法によるものであっても良い。また、シリコン
基板１を他の絶縁性半導体ウェハに置き換えることも可
能である。
面から所定距離深い位置に埋め込み酸化膜２を酸素の注
入によって形成するＳＩＭＯＸ法によるものであって
も、張り合わせ法によって得るものであっても良く、ま
た別の方法によるものであっても良い。また、シリコン
基板１を他の絶縁性半導体ウェハに置き換えることも可
能である。
【００３０】また、４ａ、４ｂはＳＯＩ層３内に形成さ
れる活性領域であり、それぞれ、Ｎチャネル、Ｐチャネ
ル型トランジスタのＬＤＤ構造のソース／ドレイン領域
の高濃度領域５ａ、５ｂ、低濃度領域６ａ、６ｂ、チャ
ネル領域７ａ、７ｂを含んでいる。また、複数の活性領
域４ａ、４ｂは、素子分離領域８によって、電気的に分
離される。
れる活性領域であり、それぞれ、Ｎチャネル、Ｐチャネ
ル型トランジスタのＬＤＤ構造のソース／ドレイン領域
の高濃度領域５ａ、５ｂ、低濃度領域６ａ、６ｂ、チャ
ネル領域７ａ、７ｂを含んでいる。また、複数の活性領
域４ａ、４ｂは、素子分離領域８によって、電気的に分
離される。
【００３１】その他、９はチャネル領域７ａ、７ｂの上
層に形成されたゲート絶縁膜、１０はゲート絶縁膜９の
上層に形成されたゲート電極を示しており、ソース／ド
レイン領域の高濃度領域５ａ、５ｂ及びゲート電極の上
層にはそれぞれチタンシリサイド層１１が形成され、ま
た、ゲート電極１０の側断面に付着して、サイドウォー
ル１２が形成され、上記の素子の上層に、ソース／ドレ
イン領域上のチタンシリサイド膜１１に対してコンタク
トホール１４が開口された層間絶縁膜１３が形成され、
コンタクトホール１４内に一部が埋設され、且つ配線形
状であるソース／ドレイン領域につながる金属配線１５
が示されている。
層に形成されたゲート絶縁膜、１０はゲート絶縁膜９の
上層に形成されたゲート電極を示しており、ソース／ド
レイン領域の高濃度領域５ａ、５ｂ及びゲート電極の上
層にはそれぞれチタンシリサイド層１１が形成され、ま
た、ゲート電極１０の側断面に付着して、サイドウォー
ル１２が形成され、上記の素子の上層に、ソース／ドレ
イン領域上のチタンシリサイド膜１１に対してコンタク
トホール１４が開口された層間絶縁膜１３が形成され、
コンタクトホール１４内に一部が埋設され、且つ配線形
状であるソース／ドレイン領域につながる金属配線１５
が示されている。
【００３２】次に、この図１の半導体装置の製造方法に
ついて説明する。この発明が、特に素子分離領域８に関
するという観点から、製造方法は、図１の断面図のＳＯ
Ｉ層内の活性領域４ａと、素子分離領域８の境界部（界
面）を含む領域Ａについて、主に素子分離領域８の形成
について述べる。また、活性領域４ａ、４ｂ上に形成さ
れる半導体素子の形成方法は、既存の技術により形成可
能である。
ついて説明する。この発明が、特に素子分離領域８に関
するという観点から、製造方法は、図１の断面図のＳＯ
Ｉ層内の活性領域４ａと、素子分離領域８の境界部（界
面）を含む領域Ａについて、主に素子分離領域８の形成
について述べる。また、活性領域４ａ、４ｂ上に形成さ
れる半導体素子の形成方法は、既存の技術により形成可
能である。
【００３３】まず、図２に示すように、シリコン基板１
上に埋め込み酸化膜２が形成され、さらに上層にシリコ
ンからなるＳＯＩ層３が形成されたＳＯＩ基板に対し、
厚さ１０００ÅのＳＯＩ層３の表面に酸化若しくはＣＶ
Ｄ技術によってシリコン酸化膜９ａを１００〜３００Å
の厚さとなるように形成し、さらに上層にＣＶＤ技術に
よってシリコン窒化膜（ＳｉＮ）１６を１０００〜２０
００Åの厚さに積層する。
上に埋め込み酸化膜２が形成され、さらに上層にシリコ
ンからなるＳＯＩ層３が形成されたＳＯＩ基板に対し、
厚さ１０００ÅのＳＯＩ層３の表面に酸化若しくはＣＶ
Ｄ技術によってシリコン酸化膜９ａを１００〜３００Å
の厚さとなるように形成し、さらに上層にＣＶＤ技術に
よってシリコン窒化膜（ＳｉＮ）１６を１０００〜２０
００Åの厚さに積層する。
【００３４】次に、図３に示すように活性領域４ａの形
状にシリコン窒化膜１６及びゲート絶縁膜９をパターニ
ングし、側断面が垂直なシリコン窒化膜１６を得、次に
素子分離領域８となる領域に対し、ボロン（Ｂ）イオン
を２０ＫｅＶで１〜８×１０13ｃｍ-2の条件で注入し、
素子分離領域に対してチャネルストップ注入を行い、Ｓ
ＯＩ層３内に不純物領域３ａを形成する。
状にシリコン窒化膜１６及びゲート絶縁膜９をパターニ
ングし、側断面が垂直なシリコン窒化膜１６を得、次に
素子分離領域８となる領域に対し、ボロン（Ｂ）イオン
を２０ＫｅＶで１〜８×１０13ｃｍ-2の条件で注入し、
素子分離領域に対してチャネルストップ注入を行い、Ｓ
ＯＩ層３内に不純物領域３ａを形成する。
【００３５】このとき、ボロンイオンの代わりにボロン
のフッ化化合物（ＢＦ2）を不純物として用いることも
可能である。このシリコン窒化膜１６のパターニングの
際、オーバーエッチングによってＳＯＩ層３の表面がエ
ッチングされ、上部にシリコン窒化膜１６が形成された
ＳＯＩ層３の表面の位置と、シリコン窒化膜１６が除去
された領域のＳＯＩ層３（不純物領域３ａ）の表面の位
置とに段差ｄが生じる。
のフッ化化合物（ＢＦ2）を不純物として用いることも
可能である。このシリコン窒化膜１６のパターニングの
際、オーバーエッチングによってＳＯＩ層３の表面がエ
ッチングされ、上部にシリコン窒化膜１６が形成された
ＳＯＩ層３の表面の位置と、シリコン窒化膜１６が除去
された領域のＳＯＩ層３（不純物領域３ａ）の表面の位
置とに段差ｄが生じる。
【００３６】また、このとき素子分離領域となる領域に
対して注入する不純物種は、隣接する活性領域の導電型
によって異なり、活性領域４ａ、４ｂにそれぞれＮチャ
ネルトランジスタ、Ｐチャネルトランジスタを形成する
場合であれば、それぞれ逆導電型の不純物種のイオンを
注入する。
対して注入する不純物種は、隣接する活性領域の導電型
によって異なり、活性領域４ａ、４ｂにそれぞれＮチャ
ネルトランジスタ、Ｐチャネルトランジスタを形成する
場合であれば、それぞれ逆導電型の不純物種のイオンを
注入する。
【００３７】その後、図４に示すように露出したＳＯＩ
層３の表面に対して酸化を行い、１０〜３００Åの厚さ
のシリコン酸化膜１７を形成し、その後シリコン窒化膜
１６の側壁に、シリコン窒化膜からなるサイドウォール
１８を形成する。このシリコン酸化膜１７の形成によ
り、サイドウォール１８下のＳＯＩ層３と不純物領域３
ａとの表面の段差ｄは丸みを帯び、表面はなだらかにな
り、後に形成する半導体素子の特性、例えばトランジス
タ特性を向上させることができる。
層３の表面に対して酸化を行い、１０〜３００Åの厚さ
のシリコン酸化膜１７を形成し、その後シリコン窒化膜
１６の側壁に、シリコン窒化膜からなるサイドウォール
１８を形成する。このシリコン酸化膜１７の形成によ
り、サイドウォール１８下のＳＯＩ層３と不純物領域３
ａとの表面の段差ｄは丸みを帯び、表面はなだらかにな
り、後に形成する半導体素子の特性、例えばトランジス
タ特性を向上させることができる。
【００３８】この段階で、活性領域４ａ、４ｂの設計サ
イズにパターニングされたシリコン窒化膜１６と、この
側断面に、活性領域４ａ、４ｂの端部となる位置から、
この活性領域４ａ、４ｂの外側方向に向かって徐々に膜
厚が小さくなるサイドウォール１８からなる酸化マスク
が形成される。この、サイドウォール１８の表面はシリ
コン酸化膜１７の表面から見て、ある角度θの傾き（テ
ーパー角）を持った状態となっている。
イズにパターニングされたシリコン窒化膜１６と、この
側断面に、活性領域４ａ、４ｂの端部となる位置から、
この活性領域４ａ、４ｂの外側方向に向かって徐々に膜
厚が小さくなるサイドウォール１８からなる酸化マスク
が形成される。この、サイドウォール１８の表面はシリ
コン酸化膜１７の表面から見て、ある角度θの傾き（テ
ーパー角）を持った状態となっている。
【００３９】次に、図５に示すように、シリコン窒化膜
１６とシリコン窒化膜からなるサイドウォール１８とを
酸化マスクとして８００〜１１００℃の温度で熱酸化を
行い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。この
とき、ＬＯＣＯＳ酸化膜１７ａの下のＳＯＩ層３（不純
物領域３ａ）の厚さは３００〜５００Åとなる。
１６とシリコン窒化膜からなるサイドウォール１８とを
酸化マスクとして８００〜１１００℃の温度で熱酸化を
行い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。この
とき、ＬＯＣＯＳ酸化膜１７ａの下のＳＯＩ層３（不純
物領域３ａ）の厚さは３００〜５００Åとなる。
【００４０】その後、図６に示すように、ウェットエッ
チングを行い、選択的にＬＯＣＯＳ酸化膜１７ａを除去
する。この段階において、サイドウォール１８の下面と
サイドウォール１８の下部に位置するＳＯＩ層３（不純
物領域３ａ）表面との間に、除去した第一のＬＯＣＯＳ
酸化膜１７ａのバーズビークの形状の間隙（くぼみ）が
生じる。
チングを行い、選択的にＬＯＣＯＳ酸化膜１７ａを除去
する。この段階において、サイドウォール１８の下面と
サイドウォール１８の下部に位置するＳＯＩ層３（不純
物領域３ａ）表面との間に、除去した第一のＬＯＣＯＳ
酸化膜１７ａのバーズビークの形状の間隙（くぼみ）が
生じる。
【００４１】次に、軽い酸化を行うことによって、図７
に示すように、露出したＳＯＩ層３（不純物領域３ａ）
の表面に１００〜２００Åの厚さのシリコン酸化膜１９
を形成する。その後、シリコン窒化膜２０を全面に１０
０〜３００Åの厚さとなるよう、ＣＶＤ技術若しくはス
パッタリング等の方法によって積層する。
に示すように、露出したＳＯＩ層３（不純物領域３ａ）
の表面に１００〜２００Åの厚さのシリコン酸化膜１９
を形成する。その後、シリコン窒化膜２０を全面に１０
０〜３００Åの厚さとなるよう、ＣＶＤ技術若しくはス
パッタリング等の方法によって積層する。
【００４２】ここで、シリコン酸化膜１９を積層後にシ
リコン窒化膜２０を積層することで、ＳＯＩ層３（不純
物領域３ａ）が接することがないため、その後の酸化工
程で結晶欠陥が発生しにくいという利点がある。
リコン窒化膜２０を積層することで、ＳＯＩ層３（不純
物領域３ａ）が接することがないため、その後の酸化工
程で結晶欠陥が発生しにくいという利点がある。
【００４３】その後、図８に示すように異方性エッチン
グ雰囲気中で、エッチングを行い、最表面のシリコン窒
化膜２０をエッチングし、くぼみ内にシリコン窒化膜２
０が残った状態とする。素子分離領域８となる領域には
シリコン酸化膜１９が最表面に残った状態とする。
グ雰囲気中で、エッチングを行い、最表面のシリコン窒
化膜２０をエッチングし、くぼみ内にシリコン窒化膜２
０が残った状態とする。素子分離領域８となる領域には
シリコン酸化膜１９が最表面に残った状態とする。
【００４４】次に、図９に示すように、シリコン窒化膜
１６及び２０、サイドウォール１８をマスクとしてＳＯ
Ｉ層３の酸化を行い、この酸化によって形成される第二
のＬＯＣＯＳ酸化膜（素子分離領域８）と埋め込み酸化
膜２とが接するまで酸化処理を行う。この酸化によっ
て、図１の素子分離領域８（第二のＬＯＣＯＳ酸化膜）
を形成し、自己整合的に活性領域４ａを形成した後、ボ
ロンイオンを４５〜６０度の角度で２０〜６０ＫｅＶで
１〜１５×１０13ｃｍ-2の条件で斜め回転注入し、高濃
度な不純物領域２１を形成する。このイオン注入工程を
行うことによって、活性領域４ａを素子分離領域８との
界面近傍に寄生トランジスタが形成された場合において
も、その寄生トランジスタのしきい値電圧を上昇させる
ことができる。
１６及び２０、サイドウォール１８をマスクとしてＳＯ
Ｉ層３の酸化を行い、この酸化によって形成される第二
のＬＯＣＯＳ酸化膜（素子分離領域８）と埋め込み酸化
膜２とが接するまで酸化処理を行う。この酸化によっ
て、図１の素子分離領域８（第二のＬＯＣＯＳ酸化膜）
を形成し、自己整合的に活性領域４ａを形成した後、ボ
ロンイオンを４５〜６０度の角度で２０〜６０ＫｅＶで
１〜１５×１０13ｃｍ-2の条件で斜め回転注入し、高濃
度な不純物領域２１を形成する。このイオン注入工程を
行うことによって、活性領域４ａを素子分離領域８との
界面近傍に寄生トランジスタが形成された場合において
も、その寄生トランジスタのしきい値電圧を上昇させる
ことができる。
【００４５】また、図９に示す工程の上記の斜め回転イ
オン注入をより大きな注入（２〜６×１０14ｃｍ-2）と
することで、図３のボロンイオン注入工程を省略するこ
とができる。不純物ボロンは、図３の工程で注入してい
ても、酸化工程を経ることにより、酸化膜に吸い出され
てしまい、第一のＬＯＣＯＳ酸化膜１７ａ近傍の不純物
領域３ａ内のボロン濃度が低下してしまうので、最後の
酸化の後、ボロンイオンを注入することは有効である。
オン注入をより大きな注入（２〜６×１０14ｃｍ-2）と
することで、図３のボロンイオン注入工程を省略するこ
とができる。不純物ボロンは、図３の工程で注入してい
ても、酸化工程を経ることにより、酸化膜に吸い出され
てしまい、第一のＬＯＣＯＳ酸化膜１７ａ近傍の不純物
領域３ａ内のボロン濃度が低下してしまうので、最後の
酸化の後、ボロンイオンを注入することは有効である。
【００４６】上記の酸化処理によって形成される素子分
離領域８（第二のＬＯＣＯＳ酸化膜）は、特に酸化のマ
スクとしてサイドウォール１８の下のくびれ部分に、シ
リコン窒化膜２０を埋め込んで形成しているため、バー
ズビークがほとんど伸びることがなく、また、この素子
分離領域８と活性領域４ａとなるＳＯＩ層３との膜厚が
ほとんど同じとなり、表面段差が低減され、後工程での
プロセスが容易となる。
離領域８（第二のＬＯＣＯＳ酸化膜）は、特に酸化のマ
スクとしてサイドウォール１８の下のくびれ部分に、シ
リコン窒化膜２０を埋め込んで形成しているため、バー
ズビークがほとんど伸びることがなく、また、この素子
分離領域８と活性領域４ａとなるＳＯＩ層３との膜厚が
ほとんど同じとなり、表面段差が低減され、後工程での
プロセスが容易となる。
【００４７】次に、図１０に示すように、シリコン窒化
膜１６、２０、サイドウォール１８と、シリコン酸化膜
９ａとを選択的に除去する。その後、活性領域４ａ、４
ｂの表面を酸化するか、若しくはＣＶＤ技術によって酸
化膜を積層し、ゲート絶縁膜９を形成する。
膜１６、２０、サイドウォール１８と、シリコン酸化膜
９ａとを選択的に除去する。その後、活性領域４ａ、４
ｂの表面を酸化するか、若しくはＣＶＤ技術によって酸
化膜を積層し、ゲート絶縁膜９を形成する。
【００４８】その後、ゲート電極１０をゲート絶縁膜９
上にドープトポリシリコン等によって形成し、ゲート電
極１０を介してＬＤＤ構造のソース／ドレイン領域とな
る領域に、低濃度領域５ａ、５ｂをイオン注入によって
形成し、ゲート電極１０の側断面に絶縁物質でサイドウ
ォール１２を形成した後、イオン注入によってソース／
ドレイン領域の高濃度領域６ａ、６ｂを形成する。（こ
こで形成するソース／ドレイン領域の低濃度領域５ａ、
５ｂ、高濃度領域６ａ、６ｂの形成領域を明示するた
め、不純物領域２１は図１には記載しない。）
上にドープトポリシリコン等によって形成し、ゲート電
極１０を介してＬＤＤ構造のソース／ドレイン領域とな
る領域に、低濃度領域５ａ、５ｂをイオン注入によって
形成し、ゲート電極１０の側断面に絶縁物質でサイドウ
ォール１２を形成した後、イオン注入によってソース／
ドレイン領域の高濃度領域６ａ、６ｂを形成する。（こ
こで形成するソース／ドレイン領域の低濃度領域５ａ、
５ｂ、高濃度領域６ａ、６ｂの形成領域を明示するた
め、不純物領域２１は図１には記載しない。）
【００４９】その後、ソース／ドレイン領域の高濃度領
域６ａ、６ｂの上層及びゲート電極１０の上層にチタン
シリサイド膜１１を形成する。その後、全面に層間絶縁
膜１３を積層し、さらにソース／ドレイン領域５ａ、５
ｂ上の層間絶縁膜１３に対して開口を行い、コンタクト
ホール１４を形成し、さらに、このコンタクトホール１
４内に一部が埋設され、また層間絶縁膜１３上に任意の
方向に伸びる金属配線１５を形成することで図１に示す
構造の半導体装置を得ることが可能である。
域６ａ、６ｂの上層及びゲート電極１０の上層にチタン
シリサイド膜１１を形成する。その後、全面に層間絶縁
膜１３を積層し、さらにソース／ドレイン領域５ａ、５
ｂ上の層間絶縁膜１３に対して開口を行い、コンタクト
ホール１４を形成し、さらに、このコンタクトホール１
４内に一部が埋設され、また層間絶縁膜１３上に任意の
方向に伸びる金属配線１５を形成することで図１に示す
構造の半導体装置を得ることが可能である。
【００５０】このように形成された半導体装置において
は、図３のエッチングマスクとなるシリコン窒化膜１６
のパターニングの際のドライエッチングによってシリコ
ン窒化膜１６が形成されていない部分のＳＯＩ層３（不
純物領域３ａ）がオーバーエッチングされ、シリコン窒
化膜１６エッジ下部近傍においてＳＯＩ層３の表面に段
差ｄが生じた場合においても、図４に示す酸化工程によ
ってＳＯＩ層３の上面部分を一部酸化させることによ
り、なだらかにでき、半導体素子の特性を向上させるこ
とが可能である。
は、図３のエッチングマスクとなるシリコン窒化膜１６
のパターニングの際のドライエッチングによってシリコ
ン窒化膜１６が形成されていない部分のＳＯＩ層３（不
純物領域３ａ）がオーバーエッチングされ、シリコン窒
化膜１６エッジ下部近傍においてＳＯＩ層３の表面に段
差ｄが生じた場合においても、図４に示す酸化工程によ
ってＳＯＩ層３の上面部分を一部酸化させることによ
り、なだらかにでき、半導体素子の特性を向上させるこ
とが可能である。
【００５１】また、素子分離領域（第二のＬＯＣＯＳ酸
化膜）８の形成の際に、酸化のマスクとして、活性領域
４ａ、４ｂ上にシリコン窒化膜１６と、このシリコン窒
化膜１８の側断面にシリコン窒化膜からなるサイドウォ
ール１８を形成し、さらに、この発明の特徴となるシリ
コン窒化膜２０をサイドウォール１８の下部のくびれ部
分に付着、形成することで、ＬＯＣＯＳ酸化の際のバー
ズビークの伸びを抑制でき、実効チャネル幅を設計寸法
通りに形成できる。また、第二のＬＯＣＯＳ酸化膜（素
子分離領域８）の膜厚とＳＯＩ層３（活性領域４ａ、４
ｂ）の膜厚とをほとんど同じ厚さとすることができるた
め、表面段差が低減され、後工程でのプロセスが容易と
なるという効果がある。
化膜）８の形成の際に、酸化のマスクとして、活性領域
４ａ、４ｂ上にシリコン窒化膜１６と、このシリコン窒
化膜１８の側断面にシリコン窒化膜からなるサイドウォ
ール１８を形成し、さらに、この発明の特徴となるシリ
コン窒化膜２０をサイドウォール１８の下部のくびれ部
分に付着、形成することで、ＬＯＣＯＳ酸化の際のバー
ズビークの伸びを抑制でき、実効チャネル幅を設計寸法
通りに形成できる。また、第二のＬＯＣＯＳ酸化膜（素
子分離領域８）の膜厚とＳＯＩ層３（活性領域４ａ、４
ｂ）の膜厚とをほとんど同じ厚さとすることができるた
め、表面段差が低減され、後工程でのプロセスが容易と
なるという効果がある。
【００５２】また、第二のＬＯＣＯＳ酸化処理の前に、
酸化マスクとなるサイドウォール１８下部のくびれ部分
に沿った形状のシリコン窒化膜２０を成膜することで、
シリコン窒化膜２０自体もさらに小さな間隙（くびれ）
を形成するようにしたため、第二のＬＯＣＯＳ酸化が進
行する際に、第二のＬＯＣＯＳ酸化膜が徐々に厚くな
り、シリコン窒化膜２０の下部が押し上げられた場合で
も、シリコン窒化膜２０が形成する間隙が押しつぶされ
るまでの間のＳＯＩ層３（不純物領域３ａ）及び素子分
離領域８のエッジ近傍にかかる応力は極めて小さく、結
晶欠陥が発生するということはなく、結果的にＬＯＣＯ
Ｓ酸化による結晶欠陥の発生は極めて少なく、良好なデ
バイス特性の半導体装置を得ることが可能となる。
酸化マスクとなるサイドウォール１８下部のくびれ部分
に沿った形状のシリコン窒化膜２０を成膜することで、
シリコン窒化膜２０自体もさらに小さな間隙（くびれ）
を形成するようにしたため、第二のＬＯＣＯＳ酸化が進
行する際に、第二のＬＯＣＯＳ酸化膜が徐々に厚くな
り、シリコン窒化膜２０の下部が押し上げられた場合で
も、シリコン窒化膜２０が形成する間隙が押しつぶされ
るまでの間のＳＯＩ層３（不純物領域３ａ）及び素子分
離領域８のエッジ近傍にかかる応力は極めて小さく、結
晶欠陥が発生するということはなく、結果的にＬＯＣＯ
Ｓ酸化による結晶欠陥の発生は極めて少なく、良好なデ
バイス特性の半導体装置を得ることが可能となる。
【００５３】また、第一回目のＬＯＣＯＳ酸化の酸化マ
スクは、活性領域となる領域上には所定の厚さのシリコ
ン窒化膜を形成し、素子分離のためのＬＯＣＯＳ酸化膜
のバーズビークが形成される領域上には活性領域端部か
ら遠ざかるにつれ、厚さが減少するシリコン窒化膜を形
成するようにしたことで、ＬＯＣＯＳ酸化の際、必要以
上に応力がかかることがなく、またバーズビークは活性
領域にまで及んで形成されることはなく、さらに、第二
のＬＯＣＯＳ酸化の酸化マスクのエッジのくびれ部分に
シリコン窒化膜２０を埋め込んだことによって、バーズ
ビークの伸びを抑制できるため、ＬＯＣＯＳ酸化膜の形
成による実効チャネル幅の減少がなく、無駄な領域がほ
とんどない、高集積化された半導体装置の形成が可能と
なる。
スクは、活性領域となる領域上には所定の厚さのシリコ
ン窒化膜を形成し、素子分離のためのＬＯＣＯＳ酸化膜
のバーズビークが形成される領域上には活性領域端部か
ら遠ざかるにつれ、厚さが減少するシリコン窒化膜を形
成するようにしたことで、ＬＯＣＯＳ酸化の際、必要以
上に応力がかかることがなく、またバーズビークは活性
領域にまで及んで形成されることはなく、さらに、第二
のＬＯＣＯＳ酸化の酸化マスクのエッジのくびれ部分に
シリコン窒化膜２０を埋め込んだことによって、バーズ
ビークの伸びを抑制できるため、ＬＯＣＯＳ酸化膜の形
成による実効チャネル幅の減少がなく、無駄な領域がほ
とんどない、高集積化された半導体装置の形成が可能と
なる。
【００５４】さらに、この実施の形態１においては、図
７に示す製造工程においてＳＯＩ層３の表面にシリコン
酸化膜１９を成膜後、シリコン窒化膜２０を積層し、Ｓ
ＯＩ層３とシリコン窒化膜２０が直接接することがない
構造としているため、ＳＯＩ層３の膜質の劣化を抑制で
きるという効果がある。しかし、工程簡略の観点から酸
化膜の形成を省略することも可能である。
７に示す製造工程においてＳＯＩ層３の表面にシリコン
酸化膜１９を成膜後、シリコン窒化膜２０を積層し、Ｓ
ＯＩ層３とシリコン窒化膜２０が直接接することがない
構造としているため、ＳＯＩ層３の膜質の劣化を抑制で
きるという効果がある。しかし、工程簡略の観点から酸
化膜の形成を省略することも可能である。
【００５５】なお、ここでは活性領域４ａと素子分離領
域８との境界を含む領域４の形成方法について主に述べ
たが、異なる導電型の活性領域４ｂに関する素子の形成
では、例えば注入する不純物種を逆導電型のものとする
ことで形成可能である。
域８との境界を含む領域４の形成方法について主に述べ
たが、異なる導電型の活性領域４ｂに関する素子の形成
では、例えば注入する不純物種を逆導電型のものとする
ことで形成可能である。
【００５６】実施の形態２．次に、この発明の実施の形
態２について説明する。この実施の形態２は実施の形態
１の製造工程に処理工程を付加したことを特徴としてお
り、図１１に示すように、実施の形態１で言うところの
図８の処理の後、つまり第二のＬＯＣＯＳ酸化膜形成の
ための２回目のＬＯＣＯＳ酸化工程の前に、シリコン窒
化膜２０をサイドウォール１８のくびれ部分に埋め込ん
だ状態に形成した段階で窒素イオンを１〜１６×１０13
ｃｍ-2の条件でＳＯＩ層３に注入し、窒素注入領域２２
を形成する工程を付加している。
態２について説明する。この実施の形態２は実施の形態
１の製造工程に処理工程を付加したことを特徴としてお
り、図１１に示すように、実施の形態１で言うところの
図８の処理の後、つまり第二のＬＯＣＯＳ酸化膜形成の
ための２回目のＬＯＣＯＳ酸化工程の前に、シリコン窒
化膜２０をサイドウォール１８のくびれ部分に埋め込ん
だ状態に形成した段階で窒素イオンを１〜１６×１０13
ｃｍ-2の条件でＳＯＩ層３に注入し、窒素注入領域２２
を形成する工程を付加している。
【００５７】上記の条件で図１１に示すように窒素イオ
ンを注入し、ＳＯＩ層３内に窒素注入領域２２を形成し
た後、図１２に示すように実施の形態１と同様に、熱酸
化によって、素子分離領域（第二のＬＯＣＯＳ酸化膜）
８の形成を行う。この加熱により、素子分離領域８に対
して注入された窒素は素子分離領域８と活性領域４ａと
の界面及び活性領域４ａと埋め込み酸化膜２との界面に
存在するダングリングボンドと結合し、それらの界面に
偏析する。
ンを注入し、ＳＯＩ層３内に窒素注入領域２２を形成し
た後、図１２に示すように実施の形態１と同様に、熱酸
化によって、素子分離領域（第二のＬＯＣＯＳ酸化膜）
８の形成を行う。この加熱により、素子分離領域８に対
して注入された窒素は素子分離領域８と活性領域４ａと
の界面及び活性領域４ａと埋め込み酸化膜２との界面に
存在するダングリングボンドと結合し、それらの界面に
偏析する。
【００５８】その後、実施の形態１の図９に示した場合
と同様に、ボロンイオンを４５〜６０度の角度で２０〜
６０ＫｅＶ、１〜１５×１０13／ｃｍ2の条件で回転斜
め注入を行い、ＳＯＩ層３のエッジ近傍に不純物ボロン
を注入し、不純物領域２１を形成することで、図１２に
示すような構造とすることができる。図において偏析し
た窒素の位置は×印で示す。
と同様に、ボロンイオンを４５〜６０度の角度で２０〜
６０ＫｅＶ、１〜１５×１０13／ｃｍ2の条件で回転斜
め注入を行い、ＳＯＩ層３のエッジ近傍に不純物ボロン
を注入し、不純物領域２１を形成することで、図１２に
示すような構造とすることができる。図において偏析し
た窒素の位置は×印で示す。
【００５９】実施の形態１の製造工程で言うところの図
３の不純物ボロン注入工程において注入された不純物ボ
ロンは、第二のＬＯＣＯＳ酸化工程おいて窒素と同程度
の拡散モードで拡散するが、不純物ボロンと窒素ではそ
の拡散係数は窒素の方が遙かに大きく、先に窒素が界面
まで拡散し、ダングリングボンドと結合するため、不純
物ボロンの移動の際に占めるべきサイト（移動先）が、
先に拡散した窒素で既に埋め込まれた状態となり、不純
物ボロンの拡散を抑制することができる。
３の不純物ボロン注入工程において注入された不純物ボ
ロンは、第二のＬＯＣＯＳ酸化工程おいて窒素と同程度
の拡散モードで拡散するが、不純物ボロンと窒素ではそ
の拡散係数は窒素の方が遙かに大きく、先に窒素が界面
まで拡散し、ダングリングボンドと結合するため、不純
物ボロンの移動の際に占めるべきサイト（移動先）が、
先に拡散した窒素で既に埋め込まれた状態となり、不純
物ボロンの拡散を抑制することができる。
【００６０】さらに、この実施の形態２において示した
構造の半導体装置においては、ＳＯＩ層３と素子分離領
域（ＬＯＣＯＳ酸化膜）８及びＳＯＩ層３下部の埋め込
み酸化膜２との界面に窒素を偏析させることで、界面の
状態を改善でき、ホットキャリアの発生抑制、ＴＤＤＢ
（time dependent dielectric breakdown）特性などト
ランジスタの信頼性を向上させることが可能となる。
構造の半導体装置においては、ＳＯＩ層３と素子分離領
域（ＬＯＣＯＳ酸化膜）８及びＳＯＩ層３下部の埋め込
み酸化膜２との界面に窒素を偏析させることで、界面の
状態を改善でき、ホットキャリアの発生抑制、ＴＤＤＢ
（time dependent dielectric breakdown）特性などト
ランジスタの信頼性を向上させることが可能となる。
【００６１】また、ＳＯＩ層３に対する窒素イオン注入
により、シリコンからなるＳＯＩ層３を部分的にシリコ
ン窒化膜に似た物質とすることができ、特にＬＯＣＯＳ
酸化によりバーズビークが形成される領域が、酸化され
にくい状態となるため、結果的にバーズビークの伸びを
抑制することができ、実効チャネル幅を設計寸法通りに
完成させることが可能となる。その他、実施の形態１と
ほぼ同様の効果があることは言うまでもない。
により、シリコンからなるＳＯＩ層３を部分的にシリコ
ン窒化膜に似た物質とすることができ、特にＬＯＣＯＳ
酸化によりバーズビークが形成される領域が、酸化され
にくい状態となるため、結果的にバーズビークの伸びを
抑制することができ、実効チャネル幅を設計寸法通りに
完成させることが可能となる。その他、実施の形態１と
ほぼ同様の効果があることは言うまでもない。
【００６２】実施の形態３．次に、この発明の実施の形
態３について説明する。この実施の形態３に示す半導体
装置の製造方法によって、実施の形態１と同様の効果を
有する半導体装置を得ることが可能である。既に説明し
た実施の形態１の製造方法では、図３に示したように、
ＬＯＣＯＳ酸化の際に酸化マスクとなる、所定の形状に
パターニングした後のシリコン窒化膜１６の側断面をシ
リコン基板１の一主面に対してほぼ垂直となるように形
成し、その後、シリコン窒化膜１６の垂直な側断面に、
同じくシリコン窒化膜からなるサイドウォール１８を形
成し、全体として酸化マスクを見た場合にその側断面が
角度θの傾き（テーパー角）を持つものとなっていた。
態３について説明する。この実施の形態３に示す半導体
装置の製造方法によって、実施の形態１と同様の効果を
有する半導体装置を得ることが可能である。既に説明し
た実施の形態１の製造方法では、図３に示したように、
ＬＯＣＯＳ酸化の際に酸化マスクとなる、所定の形状に
パターニングした後のシリコン窒化膜１６の側断面をシ
リコン基板１の一主面に対してほぼ垂直となるように形
成し、その後、シリコン窒化膜１６の垂直な側断面に、
同じくシリコン窒化膜からなるサイドウォール１８を形
成し、全体として酸化マスクを見た場合にその側断面が
角度θの傾き（テーパー角）を持つものとなっていた。
【００６３】一方、この実施の形態３では、実施の形態
１に対応するサイドウォール１８を形成せず、あらかじ
めテーパー角を持つ酸化マスクを形成するという点に特
徴がある。また、説明のために用いる符号は、既に実施
の形態１、２において用いた符号と同一符号は同一、若
しくは相当部分を示すものである。
１に対応するサイドウォール１８を形成せず、あらかじ
めテーパー角を持つ酸化マスクを形成するという点に特
徴がある。また、説明のために用いる符号は、既に実施
の形態１、２において用いた符号と同一符号は同一、若
しくは相当部分を示すものである。
【００６４】この実施の形態３の半導体装置の製造方法
について説明する。まず、図１３に示すように、実施の
形態１の図２の工程と同様に、シリコン基板１上に埋め
込み酸化膜２及びＳＯＩ層３が形成されたＳＯＩ基板上
に酸化膜９ａを形成し、さらに上層にシリコン窒化膜１
６を形成する。
について説明する。まず、図１３に示すように、実施の
形態１の図２の工程と同様に、シリコン基板１上に埋め
込み酸化膜２及びＳＯＩ層３が形成されたＳＯＩ基板上
に酸化膜９ａを形成し、さらに上層にシリコン窒化膜１
６を形成する。
【００６５】次に、図１４に示すように、ＳＯＩ層３の
活性領域となる領域上に得ようとする活性領域４ａ、４
ｂの寸法通りのレジストパターン２３を形成し、このレ
ジストパターン２３をエッチングマスクとし、シリコン
酸化膜９ａをエッチングストッパとしてテーパーエッチ
ング（ドライエッチング）を行い、パターニング後のエ
ッジ角度がおよそ４０〜７５度であるシリコン窒化膜１
６ａを形成する。次に、実施の形態１と同様に、ボロン
イオンを注入し、素子分離領域８となる領域へのチャネ
ル注入（チャネルストップ注入）を行い、ＳＯＩ層３内
に不純物領域３ａを形成し、レジストパターン２３を選
択的に除去する。
活性領域となる領域上に得ようとする活性領域４ａ、４
ｂの寸法通りのレジストパターン２３を形成し、このレ
ジストパターン２３をエッチングマスクとし、シリコン
酸化膜９ａをエッチングストッパとしてテーパーエッチ
ング（ドライエッチング）を行い、パターニング後のエ
ッジ角度がおよそ４０〜７５度であるシリコン窒化膜１
６ａを形成する。次に、実施の形態１と同様に、ボロン
イオンを注入し、素子分離領域８となる領域へのチャネ
ル注入（チャネルストップ注入）を行い、ＳＯＩ層３内
に不純物領域３ａを形成し、レジストパターン２３を選
択的に除去する。
【００６６】上述のテーパーエッチングは、既に知られ
ているように、エッチング時に生成される側壁デポ膜の
質と量を制御し、そのデポ膜の付着により、テーパー角
度を持ったエッチング形状を形成する技術であり、この
処理は、例えばＣＨＦ3、ＣＦ4、Ａｒ等の混合ガス雰囲
気中で行うことができる。
ているように、エッチング時に生成される側壁デポ膜の
質と量を制御し、そのデポ膜の付着により、テーパー角
度を持ったエッチング形状を形成する技術であり、この
処理は、例えばＣＨＦ3、ＣＦ4、Ａｒ等の混合ガス雰囲
気中で行うことができる。
【００６７】また、テーパー角の大きさは、上記の４０
〜７５度に限っておらず、シリコン窒化膜１６ａの厚さ
や下敷き酸化膜、埋め込み酸化膜の厚さによって、それ
以外の角度とする方が最適な場合もある。また、テーパ
ー角が９０度に近づくと窒化膜エッジ部分の膜厚が増す
ため、ＬＯＣＯＳ酸化膜端部に形成されるバーズビーク
の伸びを抑制でき、また、テーパー角をより小さくした
場合には、ＬＯＣＯＳ酸化の際に、ＬＯＣＯＳ酸化膜や
ＳＯＩ層３にかかる応力が小さくなり、より良好なデバ
イス特性の半導体装置を形成することが可能となる。
〜７５度に限っておらず、シリコン窒化膜１６ａの厚さ
や下敷き酸化膜、埋め込み酸化膜の厚さによって、それ
以外の角度とする方が最適な場合もある。また、テーパ
ー角が９０度に近づくと窒化膜エッジ部分の膜厚が増す
ため、ＬＯＣＯＳ酸化膜端部に形成されるバーズビーク
の伸びを抑制でき、また、テーパー角をより小さくした
場合には、ＬＯＣＯＳ酸化の際に、ＬＯＣＯＳ酸化膜や
ＳＯＩ層３にかかる応力が小さくなり、より良好なデバ
イス特性の半導体装置を形成することが可能となる。
【００６８】その後、図１５に示すように、第一回目の
ＬＯＣＯＳ酸化を行い、ＳＯＩ層３の表面から４００〜
６００Åの領域を酸化して、この素子分離領域８となる
領域のＳＯＩ層３の膜厚を最初のＳＯＩ膜の膜厚の半分
程度とし、膜厚１０００Å程度のＬＯＣＯＳ酸化膜１７
ａを形成する。
ＬＯＣＯＳ酸化を行い、ＳＯＩ層３の表面から４００〜
６００Åの領域を酸化して、この素子分離領域８となる
領域のＳＯＩ層３の膜厚を最初のＳＯＩ膜の膜厚の半分
程度とし、膜厚１０００Å程度のＬＯＣＯＳ酸化膜１７
ａを形成する。
【００６９】次に、図１６に示すように、第一のＬＯＣ
ＯＳ酸化膜１７ａを選択的にウェット処理により除去
し、シリコン窒化膜１６ａのエッジとＳＯＩ層３（不純
物領域３ａ）との間に空間ができ、実施の形態１の図６
に対応する間隙（くぼみ）を形成後、少なくとも露出し
たＳＯＩ層３（不純物領域３ａ）の表面を酸化し、膜厚
１００〜２００Åのシリコン酸化膜１９を形成する。そ
の後、さらにシリコン窒化膜２０を全面に約１００〜３
００Åの厚さに積層する。
ＯＳ酸化膜１７ａを選択的にウェット処理により除去
し、シリコン窒化膜１６ａのエッジとＳＯＩ層３（不純
物領域３ａ）との間に空間ができ、実施の形態１の図６
に対応する間隙（くぼみ）を形成後、少なくとも露出し
たＳＯＩ層３（不純物領域３ａ）の表面を酸化し、膜厚
１００〜２００Åのシリコン酸化膜１９を形成する。そ
の後、さらにシリコン窒化膜２０を全面に約１００〜３
００Åの厚さに積層する。
【００７０】実施の形態１と同様に、このときシリコン
窒化膜２０は、シリコン窒化膜１６ａのエッジ下部に付
着した部分と、その下部のＳＯＩ層３（不純物領域３
ａ）上に付着した部分とがそれぞれ離れた状態であり、
さらに小さな間隙（くぼみ）を形成している。
窒化膜２０は、シリコン窒化膜１６ａのエッジ下部に付
着した部分と、その下部のＳＯＩ層３（不純物領域３
ａ）上に付着した部分とがそれぞれ離れた状態であり、
さらに小さな間隙（くぼみ）を形成している。
【００７１】その後、図１７に示すように、ＳＯＩ層３
（不純物領域３ａ）をエッチングストッパとして異方性
エッチングを行い、シリコン窒化膜１６ａのエッジとＳ
ＯＩ層３（不純物領域３ａ）の表面とがなす間隙（くぼ
み）に付着したシリコン窒化膜２０を残し、他の部分を
エッチング除去する。また、実施の形態１と同様にシリ
コン酸化膜１９を残した状態にエッチングを行う方法を
用いても良い。
（不純物領域３ａ）をエッチングストッパとして異方性
エッチングを行い、シリコン窒化膜１６ａのエッジとＳ
ＯＩ層３（不純物領域３ａ）の表面とがなす間隙（くぼ
み）に付着したシリコン窒化膜２０を残し、他の部分を
エッチング除去する。また、実施の形態１と同様にシリ
コン酸化膜１９を残した状態にエッチングを行う方法を
用いても良い。
【００７２】次に、図１８に示すように、第二回目のＬ
ＯＣＯＳ酸化を行い、露出した、若しくは上層にシリコ
ン酸化膜１９が残された状態のＳＯＩ層３（不純物領域
３ａ）を選択的に酸化し、素子分離領域８となる第二の
ＬＯＣＯＳ酸化膜を形成する。この段階において、素子
分離領域８底面は、埋め込み酸化膜２に接し、複数の活
性領域４ａ、４ｂを完全に電気的に分離する。
ＯＣＯＳ酸化を行い、露出した、若しくは上層にシリコ
ン酸化膜１９が残された状態のＳＯＩ層３（不純物領域
３ａ）を選択的に酸化し、素子分離領域８となる第二の
ＬＯＣＯＳ酸化膜を形成する。この段階において、素子
分離領域８底面は、埋め込み酸化膜２に接し、複数の活
性領域４ａ、４ｂを完全に電気的に分離する。
【００７３】さらに、実施の形態１の場合と同様に、ボ
ロンを回転注入し、活性領域４ａの端部の不純物濃度を
大きくする。このイオン注入によって、寄生トランジス
タが形成された場合においても、そのしきい値を大きく
設定することでＯＦＦ状態を保つ構成とする。
ロンを回転注入し、活性領域４ａの端部の不純物濃度を
大きくする。このイオン注入によって、寄生トランジス
タが形成された場合においても、そのしきい値を大きく
設定することでＯＦＦ状態を保つ構成とする。
【００７４】次に、図１９に示すように、選択的に酸化
マスクであるシリコン窒化膜１６ａ、２０、酸化膜９
ａ、１９を除去し、さらに、実施の形態１に示した方法
で活性領域４ａ内に加工を行い、任意の構造のＦＥＴを
形成する。また、活性領域４ｂ及びその周囲に位置する
素子分離領域に、上記の方法に従い、例えば逆導電型の
不純物イオンを注入することで同様に形成することが可
能である。
マスクであるシリコン窒化膜１６ａ、２０、酸化膜９
ａ、１９を除去し、さらに、実施の形態１に示した方法
で活性領域４ａ内に加工を行い、任意の構造のＦＥＴを
形成する。また、活性領域４ｂ及びその周囲に位置する
素子分離領域に、上記の方法に従い、例えば逆導電型の
不純物イオンを注入することで同様に形成することが可
能である。
【００７５】このように形成された半導体装置において
は、実施の形態１において示した効果と同じ効果を有
し、その製造工程において、特に、ＬＯＣＯＳ酸化の際
に必要なシリコン窒化膜１６ａを、エッジにテーパー角
を持つ構造としたため、シリコン窒化膜１６ａの側壁に
同じ物質でサイドウォールを形成する必要はない。
は、実施の形態１において示した効果と同じ効果を有
し、その製造工程において、特に、ＬＯＣＯＳ酸化の際
に必要なシリコン窒化膜１６ａを、エッジにテーパー角
を持つ構造としたため、シリコン窒化膜１６ａの側壁に
同じ物質でサイドウォールを形成する必要はない。
【００７６】上記のように、テーパーエッチングによっ
て形成したシリコン窒化膜１６ａを用いて、ＬＯＣＯＳ
酸化の際の酸化マスクを形成することによっても、実施
の形態１と同様の効果を有する素子分離領域８及び活性
領域４ａ、４ｂを形成することが可能となる。
て形成したシリコン窒化膜１６ａを用いて、ＬＯＣＯＳ
酸化の際の酸化マスクを形成することによっても、実施
の形態１と同様の効果を有する素子分離領域８及び活性
領域４ａ、４ｂを形成することが可能となる。
【００７７】また、既に説明した実施の形態２において
説明したように、第二のＬＯＣＯＳ酸化工程の前にＳＯ
Ｉ層３に対して窒素イオンを注入させる工程を取り入れ
ることも可能であり、これによって、最終的に活性領域
４ａと素子分離領域８との界面、及び活性領域４ａと埋
め込み酸化膜２との界面に窒素を偏析させることがで
き、これによって活性領域４ａ内部及びその近傍におけ
る、ホットキャリアの発生を抑制し、ＴＤＤＢ特性を向
上させることが可能となる。その他、実施の形態１とほ
ぼ同様の効果があることは言うまでもない。
説明したように、第二のＬＯＣＯＳ酸化工程の前にＳＯ
Ｉ層３に対して窒素イオンを注入させる工程を取り入れ
ることも可能であり、これによって、最終的に活性領域
４ａと素子分離領域８との界面、及び活性領域４ａと埋
め込み酸化膜２との界面に窒素を偏析させることがで
き、これによって活性領域４ａ内部及びその近傍におけ
る、ホットキャリアの発生を抑制し、ＴＤＤＢ特性を向
上させることが可能となる。その他、実施の形態１とほ
ぼ同様の効果があることは言うまでもない。
【００７８】実施の形態４．次に、この発明の実施の形
態４について説明する。既に説明した実施の形態１ない
し３ではＳＯＩ基板に半導体素子を作り込むタイプの活
性領域と素子分離領域の特徴及びその製造方法の特徴に
ついて述べていたが、この実施の形態４は、通常のシリ
コン基板に素子分離領域及び活性領域を形成する場合の
形状及びその製造方法について述べる。また、この実施
の形態４は実施の形態１において示した半導体装置の製
造方法の、ＳＯＩ基板をシリコン基板（バルク半導体）
に置き換えたものに相当する。
態４について説明する。既に説明した実施の形態１ない
し３ではＳＯＩ基板に半導体素子を作り込むタイプの活
性領域と素子分離領域の特徴及びその製造方法の特徴に
ついて述べていたが、この実施の形態４は、通常のシリ
コン基板に素子分離領域及び活性領域を形成する場合の
形状及びその製造方法について述べる。また、この実施
の形態４は実施の形態１において示した半導体装置の製
造方法の、ＳＯＩ基板をシリコン基板（バルク半導体）
に置き換えたものに相当する。
【００７９】まず、図２０に実施の形態４の製造方法に
よって形成する半導体装置の断面図を示す。図におい
て、符号２４はシリコン基板、２４ａはＰ型シリコン基
板２４の一主面から所定の深さにかけて形成された、Ｐ
型不純物を含むＰウェル領域、２４ｂはＰ型シリコン基
板２４の一主面から所定の深さにかけて形成されたＮ型
不純物を含むＮウェル領域、また、２５はシリコン基板
２４の一主面に形成された素子分離領域を示している。
その他、実施の形態１ないし３において説明のために用
いた符号と同一符号は同一、若しくは相当部分を示して
いる。また、製造フローは素子分離領域の形成について
主に説明し、素子分離領域２５と活性領域４ａとの境界
部を含む領域Ａについて図示する。
よって形成する半導体装置の断面図を示す。図におい
て、符号２４はシリコン基板、２４ａはＰ型シリコン基
板２４の一主面から所定の深さにかけて形成された、Ｐ
型不純物を含むＰウェル領域、２４ｂはＰ型シリコン基
板２４の一主面から所定の深さにかけて形成されたＮ型
不純物を含むＮウェル領域、また、２５はシリコン基板
２４の一主面に形成された素子分離領域を示している。
その他、実施の形態１ないし３において説明のために用
いた符号と同一符号は同一、若しくは相当部分を示して
いる。また、製造フローは素子分離領域の形成について
主に説明し、素子分離領域２５と活性領域４ａとの境界
部を含む領域Ａについて図示する。
【００８０】次に、図２０に示した半導体装置の製造方
法について説明する。まず、シリコン基板２４の表面に
Ｐウェル領域２４ａとＮウェル領域２４ｂとを形成し、
図２１に示すように、シリコン基板２４上に下敷き酸化
を行い、シリコン酸化膜９ａを形成する。その後、シリ
コン酸化膜９ａ上にシリコン窒化膜１６を積層する。シ
リコン酸化膜９ａ及びシリコン窒化膜１６の膜厚は実施
の形態１と同様の寸法とする。ただし、形成しようとす
る半導体装置によって、膜厚は変動させる場合がある。
法について説明する。まず、シリコン基板２４の表面に
Ｐウェル領域２４ａとＮウェル領域２４ｂとを形成し、
図２１に示すように、シリコン基板２４上に下敷き酸化
を行い、シリコン酸化膜９ａを形成する。その後、シリ
コン酸化膜９ａ上にシリコン窒化膜１６を積層する。シ
リコン酸化膜９ａ及びシリコン窒化膜１６の膜厚は実施
の形態１と同様の寸法とする。ただし、形成しようとす
る半導体装置によって、膜厚は変動させる場合がある。
【００８１】その後、図２２に示すように、活性領域と
なる領域上にレジストパターンを、得ようとする活性領
域の寸法通りにパターニングし（図示せず）、このレジ
ストパターンをエッチングマスクとして異方性エッチン
グを行い、シリコン窒化膜１６及びシリコン酸化膜９ａ
を順次エッチングし、活性領域となる領域上にのみシリ
コン窒化膜１６を残す。さらにこのシリコン窒化膜１６
をマスクとして素子分離領域となる領域に不純物ボロン
をイオン注入する。その後、レジストパターンは選択的
に除去する。
なる領域上にレジストパターンを、得ようとする活性領
域の寸法通りにパターニングし（図示せず）、このレジ
ストパターンをエッチングマスクとして異方性エッチン
グを行い、シリコン窒化膜１６及びシリコン酸化膜９ａ
を順次エッチングし、活性領域となる領域上にのみシリ
コン窒化膜１６を残す。さらにこのシリコン窒化膜１６
をマスクとして素子分離領域となる領域に不純物ボロン
をイオン注入する。その後、レジストパターンは選択的
に除去する。
【００８２】次に、図２３に示すように、実施の形態１
と同様に、シリコン窒化膜１６を酸化マスクとして酸化
を行い、シリコン酸化膜１７を形成する。このシリコン
酸化膜１７の膜厚は実施の形態１と同様な厚さとする。
次に、ＣＶＤ技術等を用いてシリコン窒化膜を均一な厚
さに積層し、その後、異方性エッチングを行うことでシ
リコン窒化膜１６の垂直な側断面にシリコン窒化膜から
なるサイドウォール１８を形成する。
と同様に、シリコン窒化膜１６を酸化マスクとして酸化
を行い、シリコン酸化膜１７を形成する。このシリコン
酸化膜１７の膜厚は実施の形態１と同様な厚さとする。
次に、ＣＶＤ技術等を用いてシリコン窒化膜を均一な厚
さに積層し、その後、異方性エッチングを行うことでシ
リコン窒化膜１６の垂直な側断面にシリコン窒化膜から
なるサイドウォール１８を形成する。
【００８３】その後、図２４に示すように、シリコン窒
化膜１６、サイドウォール１８を酸化マスクとして、実
施の形態１と同様に、第一回目のＬＯＣＯＳ酸化を行
い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。その
後、図２５に示すように、ウェットエッチングにより、
第一のＬＯＣＯＳ酸化膜１７ａを選択的に除去する。こ
のエッチングによってサイドウォール１８の下面とシリ
コン基板２４との間に間隙（くぼみ）が生じる。
化膜１６、サイドウォール１８を酸化マスクとして、実
施の形態１と同様に、第一回目のＬＯＣＯＳ酸化を行
い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。その
後、図２５に示すように、ウェットエッチングにより、
第一のＬＯＣＯＳ酸化膜１７ａを選択的に除去する。こ
のエッチングによってサイドウォール１８の下面とシリ
コン基板２４との間に間隙（くぼみ）が生じる。
【００８４】次に、図２６に示すように、露出したシリ
コン基板２４の表面を酸化し、シリコン酸化膜１９を形
成後、全面にシリコン窒化膜２０を積層する。このと
き、サイドウォール１８の下面とシリコン酸化膜２０上
にそれぞれ積層されるシリコン窒化膜２０は互いにくぼ
み内において離れて形成されており、それぞれのシリコ
ン窒化膜２０間にさらに小さな間隙（くぼみ）が生じた
状態となっている。
コン基板２４の表面を酸化し、シリコン酸化膜１９を形
成後、全面にシリコン窒化膜２０を積層する。このと
き、サイドウォール１８の下面とシリコン酸化膜２０上
にそれぞれ積層されるシリコン窒化膜２０は互いにくぼ
み内において離れて形成されており、それぞれのシリコ
ン窒化膜２０間にさらに小さな間隙（くぼみ）が生じた
状態となっている。
【００８５】その後、図２７に示すように、シリコン窒
化膜２０を異方性エッチングにより所定の厚さだけエッ
チング除去し、間隙（くぼみ）内のシリコン窒化膜２０
のみ残した状態とする。
化膜２０を異方性エッチングにより所定の厚さだけエッ
チング除去し、間隙（くぼみ）内のシリコン窒化膜２０
のみ残した状態とする。
【００８６】次に、図２８に示すように、シリコン窒化
膜１６、２０、サイドウォール１８をエッチングマスク
として第二回目のＬＯＣＯＳ酸化を行い、素子分離領域
となる領域に、素子分離領域（第二のＬＯＣＯＳ酸化
膜）２５を形成する。次に、不純物ボロンを回転注入
し、素子分離領域と活性領域となるシリコン基板２４の
界面近傍に高濃度領域２１を形成する。
膜１６、２０、サイドウォール１８をエッチングマスク
として第二回目のＬＯＣＯＳ酸化を行い、素子分離領域
となる領域に、素子分離領域（第二のＬＯＣＯＳ酸化
膜）２５を形成する。次に、不純物ボロンを回転注入
し、素子分離領域と活性領域となるシリコン基板２４の
界面近傍に高濃度領域２１を形成する。
【００８７】その後、図２９に示すように選択的に酸化
マスクとして用いたシリコン窒化膜１６、２０、サイド
ウォール１８を除去し、素子分離領域２５とそれ以外の
活性領域をシリコン基板２４の一主面に形成することが
できる。次に、活性領域となる領域にトランジスタ等の
素子を作り込み、例えば図２０に示したような半導体装
置を形成する。
マスクとして用いたシリコン窒化膜１６、２０、サイド
ウォール１８を除去し、素子分離領域２５とそれ以外の
活性領域をシリコン基板２４の一主面に形成することが
できる。次に、活性領域となる領域にトランジスタ等の
素子を作り込み、例えば図２０に示したような半導体装
置を形成する。
【００８８】このように形成した素子分離領域２５は、
シリコン基板１に対して２回のＬＯＣＯＳ酸化を行うこ
とで素子分離領域２５を形成する製造方法であり、１回
目のＬＯＣＯＳ酸化によって形成される第一のＬＯＣＯ
Ｓ酸化膜１７ａを除去後の酸化マスクのサイドウォール
１８とシリコン基板２４とが形成する間隙（くぼみ）に
シリコン窒化膜２０を形成したことにより、２回目のＬ
ＯＣＯＳ酸化の際に、この部分における、バーズビーク
の伸びを抑制できる。
シリコン基板１に対して２回のＬＯＣＯＳ酸化を行うこ
とで素子分離領域２５を形成する製造方法であり、１回
目のＬＯＣＯＳ酸化によって形成される第一のＬＯＣＯ
Ｓ酸化膜１７ａを除去後の酸化マスクのサイドウォール
１８とシリコン基板２４とが形成する間隙（くぼみ）に
シリコン窒化膜２０を形成したことにより、２回目のＬ
ＯＣＯＳ酸化の際に、この部分における、バーズビーク
の伸びを抑制できる。
【００８９】また、シリコン窒化膜２０が間隙を有する
形状となっているため、必要以上にシリコン基板２４及
び素子分離領域２５のバーズビークの周辺に応力がかか
らないため、結晶欠陥の発生も抑制できる。さらに、素
子分離領域２５に対して２度の不純物注入を行い、高濃
度な不純物領域２１を形成しているため、素子分離領域
２５と活性領域との境界部近傍において寄生トランジス
タが形成された場合においても、そのしきい値を高めて
あるため、導通状態になることを抑制でき、半導体素子
の誤動作を抑制できるという効果がある。
形状となっているため、必要以上にシリコン基板２４及
び素子分離領域２５のバーズビークの周辺に応力がかか
らないため、結晶欠陥の発生も抑制できる。さらに、素
子分離領域２５に対して２度の不純物注入を行い、高濃
度な不純物領域２１を形成しているため、素子分離領域
２５と活性領域との境界部近傍において寄生トランジス
タが形成された場合においても、そのしきい値を高めて
あるため、導通状態になることを抑制でき、半導体素子
の誤動作を抑制できるという効果がある。
【００９０】さらに、活性領域の寸法と同様の寸法のシ
リコン窒化膜１６を形成後、サイドウォール１８を付着
させた酸化マスクとしているため、ＬＯＣＯＳ酸化の際
に、活性領域にまでバーズビークが伸びることはなく、
実効的なチャネル領域（活性領域）を大きくでき、高集
積化された構造を得ることが可能となる。
リコン窒化膜１６を形成後、サイドウォール１８を付着
させた酸化マスクとしているため、ＬＯＣＯＳ酸化の際
に、活性領域にまでバーズビークが伸びることはなく、
実効的なチャネル領域（活性領域）を大きくでき、高集
積化された構造を得ることが可能となる。
【００９１】実施の形態５．次に、実施の形態５につい
て説明する。既に説明した実施の形態４では、シリコン
基板２４に対する素子分離領域２５の形成方法を示した
が、この実施の形態においては、実施の形態４とは異な
るシリコン基板２４に対する素子分離領域２５の形成方
法について主に説明する。
て説明する。既に説明した実施の形態４では、シリコン
基板２４に対する素子分離領域２５の形成方法を示した
が、この実施の形態においては、実施の形態４とは異な
るシリコン基板２４に対する素子分離領域２５の形成方
法について主に説明する。
【００９２】この方法によって、最終的に得る半導体装
置は図２０に示すものと同様である。また、この実施の
形態５は実施の形態３において示した半導体装置の製造
方法の、ＳＯＩ基板をシリコン基板に置き換え、実施の
形態２において示した、窒素を活性領域と非活性領域
（素子分離領域）との境界部に偏析させた技術に相当す
る。
置は図２０に示すものと同様である。また、この実施の
形態５は実施の形態３において示した半導体装置の製造
方法の、ＳＯＩ基板をシリコン基板に置き換え、実施の
形態２において示した、窒素を活性領域と非活性領域
（素子分離領域）との境界部に偏析させた技術に相当す
る。
【００９３】まず、図３０に示すように、シリコン基板
２４の一主面を酸化することでシリコン酸化膜９ａを形
成し、その後、全面にシリコン窒化膜１６ａを均一な厚
さに積層し、活性領域となる領域上のシリコン窒化膜１
６ａ上に選択的にレジストパターン２３を形成する。次
に、レジストパターン２３を用いてシリコン窒化膜１６
ａに対してテーパーエッチングを行い、活性領域の端部
から活性領域の外側にかけて徐々に膜厚が減少する形状
となるようにパターニングを行う。
２４の一主面を酸化することでシリコン酸化膜９ａを形
成し、その後、全面にシリコン窒化膜１６ａを均一な厚
さに積層し、活性領域となる領域上のシリコン窒化膜１
６ａ上に選択的にレジストパターン２３を形成する。次
に、レジストパターン２３を用いてシリコン窒化膜１６
ａに対してテーパーエッチングを行い、活性領域の端部
から活性領域の外側にかけて徐々に膜厚が減少する形状
となるようにパターニングを行う。
【００９４】このとき形成されるシリコン窒化膜１６ａ
はシリコン基板１の一主面から所定の角度θの傾き（テ
ーパー角）を持つように形成されている。レジストパタ
ーン２３が積層されている状態で素子分離領域に不純物
注入を行う。この注入後、レジストパターン２３は除去
する。
はシリコン基板１の一主面から所定の角度θの傾き（テ
ーパー角）を持つように形成されている。レジストパタ
ーン２３が積層されている状態で素子分離領域に不純物
注入を行う。この注入後、レジストパターン２３は除去
する。
【００９５】次に、図３１に示すように、シリコン窒化
膜１６ａを酸化マスクとして第１回目のＬＯＣＯＳ酸化
を行い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。そ
の後、図３２に示すように、選択的に第一のＬＯＣＯＳ
酸化膜１７ａを除去し、露出したシリコン基板２４の表
面を酸化してシリコン酸化膜１９を形成後、さらに全面
にシリコン窒化膜２０を積層する。
膜１６ａを酸化マスクとして第１回目のＬＯＣＯＳ酸化
を行い、第一のＬＯＣＯＳ酸化膜１７ａを形成する。そ
の後、図３２に示すように、選択的に第一のＬＯＣＯＳ
酸化膜１７ａを除去し、露出したシリコン基板２４の表
面を酸化してシリコン酸化膜１９を形成後、さらに全面
にシリコン窒化膜２０を積層する。
【００９６】その後、実施の形態３と同様に、異方性エ
ッチングを行うことでシリコン窒化膜１６ａの端部の、
第一のＬＯＣＯＳ酸化膜１７ａのバーズビークであった
部分の間隙（くぼみ）にシリコン窒化膜２０が残った状
態とする。このとき、間隙以外の領域に形成されたシリ
コン酸化膜１９は実施の形態１と同様に、残った形状と
なっていても問題ない。その後、窒素イオンを素子分離
領域となる領域に対して注入する。
ッチングを行うことでシリコン窒化膜１６ａの端部の、
第一のＬＯＣＯＳ酸化膜１７ａのバーズビークであった
部分の間隙（くぼみ）にシリコン窒化膜２０が残った状
態とする。このとき、間隙以外の領域に形成されたシリ
コン酸化膜１９は実施の形態１と同様に、残った形状と
なっていても問題ない。その後、窒素イオンを素子分離
領域となる領域に対して注入する。
【００９７】その後、図３３に示すように、２回目のＬ
ＯＣＯＳ酸化を行い、素子分離領域（第二のＬＯＣＯＳ
酸化膜）２５を形成する。次に、酸化マスクとして用い
たシリコン窒化膜１６ａ、２０、サイドウォール１８及
びシリコン酸化膜９ａを選択的に除去することで、図３
４に示すような素子分離領域２５を形成することが可能
である。×印は偏析した窒素を示している。また、実施
の形態３と同様に、酸化マスク１６ａをシリコン窒化膜
に対してテーパーエッチングし、傾きθ度のテーパー角
を有する形状としているため、ＬＯＣＯＳ酸化の際、必
要以上に周囲に応力を及ぼすことがない。
ＯＣＯＳ酸化を行い、素子分離領域（第二のＬＯＣＯＳ
酸化膜）２５を形成する。次に、酸化マスクとして用い
たシリコン窒化膜１６ａ、２０、サイドウォール１８及
びシリコン酸化膜９ａを選択的に除去することで、図３
４に示すような素子分離領域２５を形成することが可能
である。×印は偏析した窒素を示している。また、実施
の形態３と同様に、酸化マスク１６ａをシリコン窒化膜
に対してテーパーエッチングし、傾きθ度のテーパー角
を有する形状としているため、ＬＯＣＯＳ酸化の際、必
要以上に周囲に応力を及ぼすことがない。
【００９８】このように形成された素子分離領域２５
は、少なくとも活性領域となる領域との界面近傍に窒素
が偏析した状態となっており、活性領域に形成する半導
体装置のデバイス特性を良くする他、特にバーズビーク
が形成される位置に窒素が存在することで、シリコン窒
化膜に似た特性の膜にすることができ、酸化されにくく
なり、バーズビークの伸びを抑制することが可能になる
という効果がある。
は、少なくとも活性領域となる領域との界面近傍に窒素
が偏析した状態となっており、活性領域に形成する半導
体装置のデバイス特性を良くする他、特にバーズビーク
が形成される位置に窒素が存在することで、シリコン窒
化膜に似た特性の膜にすることができ、酸化されにくく
なり、バーズビークの伸びを抑制することが可能になる
という効果がある。
【００９９】なお、第二回目のＬＯＣＯＳ酸化の前に窒
素を注入する技術は、実施の形態４い示した製造方法に
も用いることが可能であり、この実施の形態５と同様の
効果を有することは言うまでもない。
素を注入する技術は、実施の形態４い示した製造方法に
も用いることが可能であり、この実施の形態５と同様の
効果を有することは言うまでもない。
【０１００】
【発明の効果】この発明により、ＳＯＩ基板に素子分離
領域を形成した半導体装置において、ＳＯＩ層をＬＯＣ
ＯＳ酸化して形成する素子分離領域と、酸化されず残っ
た活性領域との界面及び活性領域と埋め込み酸化膜との
界面のいずれか一方若しくは両方に窒素を偏析させた構
造とすることで、素子分離領域をＬＯＣＯＳ酸化した際
に生じるバーズビークの伸びを抑制でき、実効的な活性
領域の形成面積を増大することができ、またＳＯＩ層
（活性領域）と酸化膜（素子分離領域、埋め込み酸化
膜）との界面の状態を改善することができ、トランジス
タの信頼性を向上させることが可能である。
領域を形成した半導体装置において、ＳＯＩ層をＬＯＣ
ＯＳ酸化して形成する素子分離領域と、酸化されず残っ
た活性領域との界面及び活性領域と埋め込み酸化膜との
界面のいずれか一方若しくは両方に窒素を偏析させた構
造とすることで、素子分離領域をＬＯＣＯＳ酸化した際
に生じるバーズビークの伸びを抑制でき、実効的な活性
領域の形成面積を増大することができ、またＳＯＩ層
（活性領域）と酸化膜（素子分離領域、埋め込み酸化
膜）との界面の状態を改善することができ、トランジス
タの信頼性を向上させることが可能である。
【０１０１】また、この発明により、シリコン基板に素
子分離領域を形成した半導体装置において、シリコン基
板の表面に形成した素子分離領域と、酸化されず残った
活性領域との界面に窒素を偏析させた構造とすること
で、素子分離領域をＬＯＣＯＳ酸化した際に生じるバー
ズビークの伸びを抑制でき、実効的な活性領域の形成面
積を増大することができ、また、活性領域となるシリコ
ン基板と酸化膜（素子分離領域）との界面の状態を改善
することができ、トランジスタの信頼性を向上させるこ
とが可能である。
子分離領域を形成した半導体装置において、シリコン基
板の表面に形成した素子分離領域と、酸化されず残った
活性領域との界面に窒素を偏析させた構造とすること
で、素子分離領域をＬＯＣＯＳ酸化した際に生じるバー
ズビークの伸びを抑制でき、実効的な活性領域の形成面
積を増大することができ、また、活性領域となるシリコ
ン基板と酸化膜（素子分離領域）との界面の状態を改善
することができ、トランジスタの信頼性を向上させるこ
とが可能である。
【０１０２】さらに、この発明によると、ＳＯＩ基板に
対して素子分離領域を形成する際に、ＬＯＣＯＳ酸化の
際の酸化マスクとなるシリコン窒化膜の端部の膜厚を徐
々に薄くすることによってバーズビークが形成される際
のＳＯＩ層にかかる応力を緩和でき、結晶欠陥の発生を
抑制できるという効果がある。さらに、１回目のＬＯＣ
ＯＳ酸化によって膜厚の小さいＬＯＣＯＳ酸化膜を形成
後、これを除去し、ＳＯＩ層と酸化マスクとの間隙（く
ぼみ）にさらにシリコン窒化膜を埋め込み、２回目のＬ
ＯＣＯＳ酸化を行うため、この酸化によって形成される
素子分離領域（第二のＬＯＣＯＳ酸化膜）のバーズビー
クの伸びは抑制され、設計寸法通りの活性領域を得るこ
とが可能になるという効果がある。
対して素子分離領域を形成する際に、ＬＯＣＯＳ酸化の
際の酸化マスクとなるシリコン窒化膜の端部の膜厚を徐
々に薄くすることによってバーズビークが形成される際
のＳＯＩ層にかかる応力を緩和でき、結晶欠陥の発生を
抑制できるという効果がある。さらに、１回目のＬＯＣ
ＯＳ酸化によって膜厚の小さいＬＯＣＯＳ酸化膜を形成
後、これを除去し、ＳＯＩ層と酸化マスクとの間隙（く
ぼみ）にさらにシリコン窒化膜を埋め込み、２回目のＬ
ＯＣＯＳ酸化を行うため、この酸化によって形成される
素子分離領域（第二のＬＯＣＯＳ酸化膜）のバーズビー
クの伸びは抑制され、設計寸法通りの活性領域を得るこ
とが可能になるという効果がある。
【０１０３】また、この発明によると、ＳＯＩ基板に対
して素子分離領域を形成する際に、第二のＬＯＣＯＳ酸
化膜の下部が埋め込み酸化膜に接した状態としているた
め、ＳＯＩ層を複数の活性領域に完全に電気的に分離す
ることが可能であるという効果がある。
して素子分離領域を形成する際に、第二のＬＯＣＯＳ酸
化膜の下部が埋め込み酸化膜に接した状態としているた
め、ＳＯＩ層を複数の活性領域に完全に電気的に分離す
ることが可能であるという効果がある。
【０１０４】さらに、この発明によると、ＳＯＩ基板に
対して素子分離領域を形成する際に、第二のＬＯＣＯＳ
酸化膜の形成前に素子分離領域となる領域に窒素を注入
することで、第二のＬＯＣＯＳ酸化膜と活性領域との界
面及び埋め込み酸化膜と活性領域との界面に窒素を偏析
させることができ、この界面に生じるダングリングボン
ドに窒素が結合するなどして界面状態を良くすることが
できる。また、窒素をＳＯＩ層に注入することでシリコ
ン窒化膜に似た状態とでき、特に素子分離領域の端部に
形成されるバーズビークの伸びを抑制できるため、設計
寸法通りの活性領域を形成することが可能となり、また
実効的な活性領域面積を増大させることにつながり、高
集積化が可能になるという効果がある。
対して素子分離領域を形成する際に、第二のＬＯＣＯＳ
酸化膜の形成前に素子分離領域となる領域に窒素を注入
することで、第二のＬＯＣＯＳ酸化膜と活性領域との界
面及び埋め込み酸化膜と活性領域との界面に窒素を偏析
させることができ、この界面に生じるダングリングボン
ドに窒素が結合するなどして界面状態を良くすることが
できる。また、窒素をＳＯＩ層に注入することでシリコ
ン窒化膜に似た状態とでき、特に素子分離領域の端部に
形成されるバーズビークの伸びを抑制できるため、設計
寸法通りの活性領域を形成することが可能となり、また
実効的な活性領域面積を増大させることにつながり、高
集積化が可能になるという効果がある。
【０１０５】また、第二のＬＯＣＯＳ分離酸化膜に対
し、不純物イオンを回転注入する工程を加えることによ
って、第二のＬＯＣＯＳ酸化膜（素子分離領域）と活性
領域との界面近傍及び界面近傍に位置する活性領域の一
部に高濃度な不純物領域を形成することで、活性領域に
寄生トランジスタが形成された場合においても、その寄
生トランジスタのしきい値を高くでき、ＯＦＦ状態を保
つことが可能であるという特徴がある。
し、不純物イオンを回転注入する工程を加えることによ
って、第二のＬＯＣＯＳ酸化膜（素子分離領域）と活性
領域との界面近傍及び界面近傍に位置する活性領域の一
部に高濃度な不純物領域を形成することで、活性領域に
寄生トランジスタが形成された場合においても、その寄
生トランジスタのしきい値を高くでき、ＯＦＦ状態を保
つことが可能であるという特徴がある。
【０１０６】さらに、シリコン基板を用いて、その一主
面に素子分離領域を形成する場合においても、ＳＯＩの
場合と同様に、１回目のＬＯＣＯＳ酸化によって形成し
たＬＯＣＯＳ酸化膜を除去後、マスクとなるシリコン窒
化膜とシリコン基板とがなす間隙にさらに、シリコン窒
化膜を成膜し、酸化マスクとすることで、２回目のＬＯ
ＣＯＳ酸化の際に形成される第二のＬＯＣＯＳ酸化膜の
バーズビークは伸びが抑えられ、実効的な活性領域を拡
大できるものであり、さらに酸化マスクとなるシリコン
窒化膜の端部が外周に向かって徐々に薄くなく構造であ
るため、周囲に及ぼす応力により、結晶欠陥の発生が増
大することが抑制できるという効果がある。
面に素子分離領域を形成する場合においても、ＳＯＩの
場合と同様に、１回目のＬＯＣＯＳ酸化によって形成し
たＬＯＣＯＳ酸化膜を除去後、マスクとなるシリコン窒
化膜とシリコン基板とがなす間隙にさらに、シリコン窒
化膜を成膜し、酸化マスクとすることで、２回目のＬＯ
ＣＯＳ酸化の際に形成される第二のＬＯＣＯＳ酸化膜の
バーズビークは伸びが抑えられ、実効的な活性領域を拡
大できるものであり、さらに酸化マスクとなるシリコン
窒化膜の端部が外周に向かって徐々に薄くなく構造であ
るため、周囲に及ぼす応力により、結晶欠陥の発生が増
大することが抑制できるという効果がある。
【０１０７】また、ＳＯＩ基板、シリコン基板に対する
素子分離領域の形成方法に共通して、第１回目のＬＯＣ
ＯＳ酸化の際に酸化マスクとして用いるシリコン窒化膜
は、基板全面にシリコン窒化膜を形成後、通常の異方性
エッチングによってパターニングを行い、活性領域の寸
法のシリコン窒化膜を形成後、この垂直な断面にシリコ
ン窒化膜からなるサイドウォールを付着させる方法があ
り、このシリコン窒化膜を酸化マスクに用いることによ
って、ＬＯＣＯＳ酸化を行った後も、設計寸法通りの活
性領域を得ることが可能になるという効果がある。
素子分離領域の形成方法に共通して、第１回目のＬＯＣ
ＯＳ酸化の際に酸化マスクとして用いるシリコン窒化膜
は、基板全面にシリコン窒化膜を形成後、通常の異方性
エッチングによってパターニングを行い、活性領域の寸
法のシリコン窒化膜を形成後、この垂直な断面にシリコ
ン窒化膜からなるサイドウォールを付着させる方法があ
り、このシリコン窒化膜を酸化マスクに用いることによ
って、ＬＯＣＯＳ酸化を行った後も、設計寸法通りの活
性領域を得ることが可能になるという効果がある。
【０１０８】さらに、ＳＯＩ基板、シリコン基板に対す
る素子分離領域の形成方法に共通して、第１回目のＬＯ
ＣＯＳ酸化の際に酸化マスクとして用いるシリコン窒化
膜は、基板全面にシリコン窒化膜を形成後、活性領域の
寸法のレジストパターンをエッチングマスクとしてテー
パーエッチングを行い、端部の膜厚が小さく、活性領域
となる領域の膜厚はこれに対して厚く、均等な厚さのも
のとすることができ、このシリコン窒化膜を酸化マスク
に用いることによって、ＬＯＣＯＳ酸化を行った後も、
設計寸法通りの活性領域を得ることが可能になるという
効果がある。
る素子分離領域の形成方法に共通して、第１回目のＬＯ
ＣＯＳ酸化の際に酸化マスクとして用いるシリコン窒化
膜は、基板全面にシリコン窒化膜を形成後、活性領域の
寸法のレジストパターンをエッチングマスクとしてテー
パーエッチングを行い、端部の膜厚が小さく、活性領域
となる領域の膜厚はこれに対して厚く、均等な厚さのも
のとすることができ、このシリコン窒化膜を酸化マスク
に用いることによって、ＬＯＣＯＳ酸化を行った後も、
設計寸法通りの活性領域を得ることが可能になるという
効果がある。
【図１】 この実施の形態１を示す半導体装置の断面図
である。
である。
【図２】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図３】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図４】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図５】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図６】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図７】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図８】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図９】 この実施の形態１の半導体装置の製造フロー
を示す図である。
を示す図である。
【図１０】 この実施の形態１の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１１】 この実施の形態１の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１２】 この実施の形態２の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１３】 この実施の形態２の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１４】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１５】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１６】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１７】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１８】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図１９】 この実施の形態３の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２０】 この実施の形態４の半導体装置の断面図で
ある。
ある。
【図２１】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２２】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２３】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２４】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２５】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２６】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２７】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２８】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図２９】 この実施の形態４の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３０】 この実施の形態５の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３１】 この実施の形態５の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３２】 この実施の形態５の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３３】 この実施の形態５の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３４】 この実施の形態５の半導体装置の製造フロ
ーを示す図である。
ーを示す図である。
【図３５】 従来の技術を示す図である。
【図３６】 従来の技術を示す図である。
【図３７】 従来の技術を示す図である。
【図３８】 従来の技術を示す図である。
【図３９】 従来の技術を示す図である。
【図４０】 従来の技術を示す図である。
【図４１】 従来の技術を示す図である。
【図４２】 従来の技術を示す図である。
【図４３】 従来の技術を示す図である。
１、２４．シリコン基板 ２．埋め込み酸化膜 ３．ＳＯＩ層 ３ａ．不純物領域 ４ａ、４ｂ．活性領域 ５ａ、５ｂ．低濃度領域 ６ａ、６ｂ．高濃度領域 ７ａ、７ｂ．チャネル領
域 ８、２５．素子分離領域 ９．ゲート絶縁膜 ９ａ、１７、１９．シリコン酸化膜 １０．ゲート電極 １１．チタンシリサイド
膜 １２、１８．サイドウォール １３．層間絶縁膜 １４．コンタクトホール １５．金属配線 １６、１６ａ、２０．シリコン窒化膜 ２１．不純物領域 ２２．窒注入領域 ２３．レジストパターン ２４ａ．Ｐウェル ２４ｂ．Ｎウェル
域 ８、２５．素子分離領域 ９．ゲート絶縁膜 ９ａ、１７、１９．シリコン酸化膜 １０．ゲート電極 １１．チタンシリサイド
膜 １２、１８．サイドウォール １３．層間絶縁膜 １４．コンタクトホール １５．金属配線 １６、１６ａ、２０．シリコン窒化膜 ２１．不純物領域 ２２．窒注入領域 ２３．レジストパターン ２４ａ．Ｐウェル ２４ｂ．Ｎウェル
Claims (9)
- 【請求項１】 シリコン基板上に埋め込み酸化膜を介し
て形成され、互いに接する活性領域と素子分離領域とを
備え、少なくとも上記活性領域と上記素子分離領域との
界面及び上記活性領域と上記埋め込み酸化膜との界面の
いずれか一方、若しくは両方の位置に窒素が偏析するこ
とを特徴とする半導体装置。 - 【請求項２】 シリコン基板の一主面に形成された素子
分離領域と活性領域とを備え、少なくとも上記素子分離
領域と上記シリコン基板との界面の一部分に窒素が偏析
することを特徴とする半導体装置。 - 【請求項３】 シリコン基板上に埋め込み酸化膜を介し
てＳＯＩ層を形成したＳＯＩ基板の一主面上に第一の酸
化膜を介して上記ＳＯＩ層の活性領域となる領域上にお
いては所定の膜厚を有し、上記活性領域の端部から外側
に向かっては膜厚が減少する第一のシリコン窒化膜を形
成する第一の工程、上記第一のシリコン窒化膜を酸化マ
スクとして第一回目のＬＯＣＯＳ酸化を行い、第一のＬ
ＯＣＯＳ酸化膜を形成する第二の工程、上記第一のＬＯ
ＣＯＳ酸化膜を選択的に除去し、上記第一のシリコン窒
化膜端部と上記ＳＯＩ基板との間に間隙を形成する第三
の工程、少なくとも上記ＳＯＩ層の表面を酸化し、第二
の酸化膜を形成後、上記ＳＯＩ基板の全面に第二のシリ
コン窒化膜を成膜し、上記間隙内に形成される上記第二
のシリコン窒化膜が、上記間隙よりもさらに狭い間隙を
有するような状態とする第四の工程、少なくとも上記第
二のシリコン窒化膜に対して異方性エッチングを行い、
上記間隙に埋め込まれた上記第二のシリコン窒化膜を残
し、他の上記第二のシリコン窒化膜を除去する第五の工
程、上記第一、第二のシリコン窒化膜を酸化マスクとし
て第二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣＯＳ
酸化膜を形成する第六の工程、上記第一、第二のシリコ
ン窒化膜を除去する第七の工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項４】 第六の工程において形成する第二のＬＯ
ＣＯＳ酸化膜の下部は埋め込み酸化膜に接することを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 第六の工程の処理前、ＳＯＩ層の素子分
離領域となる領域に対し、窒素を注入する工程を含み、
第六の工程の加熱によって窒素を第二のＬＯＣＯＳ酸化
膜からなる上記素子分離領域と上記ＳＯＩ層に形成され
る活性領域との界面、若しくは上記活性領域と埋め込み
酸化膜との界面に偏析させることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項６】 第六の工程の処理後、ＳＯＩ層の素子分
離領域となる領域に対し、不純物イオンを回転注入し、
上記ＳＯＩ層に形成される活性領域と上記素子分離領域
との界面近傍に高濃度な不純物領域を形成することを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項７】 シリコン基板の一主面上に第一の酸化膜
を介して上記シリコン基板の活性領域となる領域上にお
いては所定の厚さを有し、上記活性領域の端部から外側
に向かっては膜厚が減少する第一のシリコン窒化膜を形
成する第一の工程、上記第一のシリコン窒化膜を酸化マ
スクとして第一回目のＬＯＣＯＳ酸化を行い、第一のＬ
ＯＣＯＳ酸化膜を形成する第二の工程、上記第一のＬＯ
ＣＯＳ酸化膜を選択的に除去し、第一のシリコン窒化膜
端部と上記シリコン基板との間に隙間を形成する第三の
工程、少なくとも上記シリコン基板の表面を酸化し、第
二の酸化膜を形成後、上記シリコン基板の全面に第二の
シリコン窒化膜を成膜する第四の工程、少なくとも上記
第二のシリコン窒化膜に対して異方性エッチングを行
い、上記間隙に埋め込まれた上記第二のシリコン窒化膜
を残し、他の上記第二のシリコン窒化膜を除去する第五
の工程、上記第一、第二のシリコン窒化膜を酸化マスク
として第二回目のＬＯＣＯＳ酸化を行い、第二のＬＯＣ
ＯＳ酸化膜を形成する第七の工程、上記第一、第二のシ
リコン窒化膜を除去する第八の工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項８】 第一の工程の、第一のシリコン窒化膜
は、活性領域となる領域上においては所定の膜厚を有
し、上記活性領域端部上においてはＳＯＩ基板若しくは
シリコン基板の一主面に対して垂直な断面を有するシリ
コン窒化膜を形成する工程、上記ＳＯＩ基板若しくは上
記シリコン基板の一主面を酸化し、素子分離領域となる
領域に酸化膜を形成する工程、上記酸化膜を介して上記
ＳＯＩ基板若しくは上記シリコン基板の一主面上に、上
記シリコン窒化膜の断面に付着した状態のサイドウォー
ルを形成する工程により形成する、上記シリコン窒化膜
及び上記サイドウォールからなることを特徴する請求項
３若しくは７のいずれか一項記載の半導体装置の製造方
法。 - 【請求項９】 第一の工程の、第一のシリコン窒化膜
は、ＳＯＩ基板若しくはシリコン基板の一主面上に所定
の膜厚のシリコン窒化膜を積層する工程、上記シリコン
窒化膜の上記活性領域となる領域上にエッチングマスク
を形成する工程、上記エッチングマスクを用いて上記シ
リコン窒化膜をテーパーエッチングし、上記テーパーエ
ッチングによって形成される上記シリコン窒化膜の断面
が上記ＳＯＩ基板若しくは上記シリコン基板の一主面に
対して所定の傾きを持つ状態とする工程により形成する
ことを特徴とする請求項３若しくは７のいずれか一方記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8113854A JPH09298195A (ja) | 1996-05-08 | 1996-05-08 | 半導体装置及びその製造方法 |
| US08/746,951 US5841171A (en) | 1996-05-08 | 1996-11-18 | SOI Semiconductor devices |
| US09/133,690 US6096583A (en) | 1996-05-08 | 1998-08-12 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8113854A JPH09298195A (ja) | 1996-05-08 | 1996-05-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298195A true JPH09298195A (ja) | 1997-11-18 |
Family
ID=14622746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8113854A Pending JPH09298195A (ja) | 1996-05-08 | 1996-05-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5841171A (ja) |
| JP (1) | JPH09298195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268268B1 (en) | 1999-11-26 | 2001-07-31 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6750123B2 (en) | 2000-06-22 | 2004-06-15 | Oki Electric Industry Co., Ltd. | Method of manufacturing CMOS device with implantation shielding layer |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW326110B (en) * | 1996-12-24 | 1998-02-01 | Nat Science Council | Manufacturing method for inversed T-type well component |
| US6071793A (en) * | 1998-02-02 | 2000-06-06 | Chartered Semiconductor Manufacturing Ltd. | Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect |
| US6261876B1 (en) * | 1999-11-04 | 2001-07-17 | International Business Machines Corporation | Planar mixed SOI-bulk substrate for microelectronic applications |
| JP2002110972A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002185011A (ja) * | 2000-12-19 | 2002-06-28 | Seiko Epson Corp | 半導体装置 |
| US6524929B1 (en) | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US6521510B1 (en) | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
| US6583488B1 (en) | 2001-03-26 | 2003-06-24 | Advanced Micro Devices, Inc. | Low density, tensile stress reducing material for STI trench fill |
| US6534379B1 (en) | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
| US20030134486A1 (en) * | 2002-01-16 | 2003-07-17 | Zhongze Wang | Semiconductor-on-insulator comprising integrated circuitry |
| JP2003264290A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4671614B2 (ja) * | 2004-03-03 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
| US7384857B2 (en) * | 2005-02-25 | 2008-06-10 | Seiko Epson Corporation | Method to fabricate completely isolated silicon regions |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| JP5360735B2 (ja) * | 2006-02-20 | 2013-12-04 | セイコーインスツル株式会社 | 半導体装置 |
| US7557002B2 (en) * | 2006-08-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming transistor devices |
| US20080128821A1 (en) * | 2006-12-04 | 2008-06-05 | Texas Instruments Incorporated | Semiconductor Device Manufactured Using Passivation of Crystal Domain Interfaces in Hybrid Orientation Technology |
| US7989322B2 (en) * | 2007-02-07 | 2011-08-02 | Micron Technology, Inc. | Methods of forming transistors |
| DE102007015504B4 (de) * | 2007-03-30 | 2014-10-23 | Advanced Micro Devices, Inc. | SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung |
| US20110169079A1 (en) * | 2010-01-14 | 2011-07-14 | Broadcom Corporation | Semiconductor device having an overlapping multi-well implant and method for fabricating same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727044A (en) * | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| JPH0738435B2 (ja) * | 1986-06-13 | 1995-04-26 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
| JPH02304927A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体装置の製造方法 |
| JP2589839B2 (ja) * | 1990-02-02 | 1997-03-12 | シャープ株式会社 | 半導体装置の製造方法 |
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| JPH03263852A (ja) * | 1990-03-14 | 1991-11-25 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH0445538A (ja) * | 1990-06-13 | 1992-02-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0467649A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5514879A (en) * | 1990-11-20 | 1996-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Gate insulated field effect transistors and method of manufacturing the same |
| JP2799254B2 (ja) * | 1991-07-11 | 1998-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH05144805A (ja) * | 1991-11-22 | 1993-06-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05160120A (ja) * | 1991-12-04 | 1993-06-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05259418A (ja) * | 1992-03-09 | 1993-10-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板とその製造方法 |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| US5698885A (en) * | 1994-03-17 | 1997-12-16 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US5466630A (en) * | 1994-03-21 | 1995-11-14 | United Microelectronics Corp. | Silicon-on-insulator technique with buried gap |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
-
1996
- 1996-05-08 JP JP8113854A patent/JPH09298195A/ja active Pending
- 1996-11-18 US US08/746,951 patent/US5841171A/en not_active Expired - Fee Related
-
1998
- 1998-08-12 US US09/133,690 patent/US6096583A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268268B1 (en) | 1999-11-26 | 2001-07-31 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6750123B2 (en) | 2000-06-22 | 2004-06-15 | Oki Electric Industry Co., Ltd. | Method of manufacturing CMOS device with implantation shielding layer |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6096583A (en) | 2000-08-01 |
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