JP2002110972A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタが微細化した場合に、バン
ド間トンネルを簡便な方法で選択的に抑制できるように
する。 【解決手段】半導体装置を構成するＭＯＳトランジスタ
において、ゲート電極３の端部でソース・ドレイン拡散
層５とオーバラップする領域にゲート絶縁膜２よりも膜
厚の厚いバーズビーク絶縁膜４が形成される。あるい
は、半導体装置を構成する複数のＭＯＳトランジスタに
おいて、複数の異なる形状のバーズビーク絶縁膜が上記
複数のＭＯＳトランジスタにそれぞれ選択的に形成され
る。
ド間トンネルを簡便な方法で選択的に抑制できるように
する。 【解決手段】半導体装置を構成するＭＯＳトランジスタ
において、ゲート電極３の端部でソース・ドレイン拡散
層５とオーバラップする領域にゲート絶縁膜２よりも膜
厚の厚いバーズビーク絶縁膜４が形成される。あるい
は、半導体装置を構成する複数のＭＯＳトランジスタに
おいて、複数の異なる形状のバーズビーク絶縁膜が上記
複数のＭＯＳトランジスタにそれぞれ選択的に形成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳトランジスタのゲート電
極部の構造とその形成方法に関する。
の製造方法に関し、特にＭＯＳトランジスタのゲート電
極部の構造とその形成方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体素子の構
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１５μｍ
程度の寸法で形成される半導体素子が用いられ、この寸
法を設計基準にしたメモリデバイスあるいはロジックデ
バイス等の半導体装置が開発検討されてきている。
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１５μｍ
程度の寸法で形成される半導体素子が用いられ、この寸
法を設計基準にしたメモリデバイスあるいはロジックデ
バイス等の半導体装置が開発検討されてきている。
【０００３】このようにＭＯＳトランジスタが微細化し
てくると、ゲート絶縁膜の膜厚はシリコン酸化膜換算で
数ｎｍ程度と極薄になる。しかし、このようにゲート絶
縁膜が薄膜化されると、従来のＭＯＳトランジスタ構造
では、ゲートがオフの状態（ＭＯＳトランジスタが非導
通の状態）で、ゲート電極とゲート絶縁膜を挟んでオー
バラップするドレイン領域の表面に急峻なバンドの曲が
り（以下、バンド・ベンディングという）が生じ、これ
に起因する価電子帯と伝導帯との間での電子のバンド間
トンネルによるリーク電流が増加するようになる。この
現象については「インターナショナル・エレクトロン・
デバイス・ミーティング（International Electron Dev
ice Meeting （ＩＥＤＭ）），１９８７，ｐｐ７１８−
７２１」で発表された。
てくると、ゲート絶縁膜の膜厚はシリコン酸化膜換算で
数ｎｍ程度と極薄になる。しかし、このようにゲート絶
縁膜が薄膜化されると、従来のＭＯＳトランジスタ構造
では、ゲートがオフの状態（ＭＯＳトランジスタが非導
通の状態）で、ゲート電極とゲート絶縁膜を挟んでオー
バラップするドレイン領域の表面に急峻なバンドの曲が
り（以下、バンド・ベンディングという）が生じ、これ
に起因する価電子帯と伝導帯との間での電子のバンド間
トンネルによるリーク電流が増加するようになる。この
現象については「インターナショナル・エレクトロン・
デバイス・ミーティング（International Electron Dev
ice Meeting （ＩＥＤＭ）），１９８７，ｐｐ７１８−
７２１」で発表された。
【０００４】上記のバンド間トンネル現象について、図
１０を参照して説明する。図１０（ａ）はＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）のドレイ
ン領域の断面図である。図１０（ａ）に示すように、Ｐ
導電型の（シリコン半導体）基板は接地電位にされ、上
記基板上にゲート絶縁膜を介して形成されたゲート電極
の電圧ＶG も接地電位に固定されている。そして、上記
基板表面に形成されたｎ+ 型のドレイン領域がＶD の電
位が印加されると、図中の破線で示したドレイン領域の
空乏層に正孔と電子が生成される。ここで、生成された
正孔は基板側に流れ込み、上記電子はドレイン電極へと
流れる。これが上述したバンド間トンネル現象によるリ
ーク電流である。
１０を参照して説明する。図１０（ａ）はＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）のドレイ
ン領域の断面図である。図１０（ａ）に示すように、Ｐ
導電型の（シリコン半導体）基板は接地電位にされ、上
記基板上にゲート絶縁膜を介して形成されたゲート電極
の電圧ＶG も接地電位に固定されている。そして、上記
基板表面に形成されたｎ+ 型のドレイン領域がＶD の電
位が印加されると、図中の破線で示したドレイン領域の
空乏層に正孔と電子が生成される。ここで、生成された
正孔は基板側に流れ込み、上記電子はドレイン電極へと
流れる。これが上述したバンド間トンネル現象によるリ
ーク電流である。
【０００５】更に、上記の現象について、図１０（ｂ）
に示すバンド構造に基づいて説明する。このバンド構造
は、図１０（ａ）に記すＸ−Ｙの方向に切断したところ
のものである。そして、図１０（ｂ）の左側にＮＭＯＳ
の場合について、右側にＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）の場合について示してい
る。
に示すバンド構造に基づいて説明する。このバンド構造
は、図１０（ａ）に記すＸ−Ｙの方向に切断したところ
のものである。そして、図１０（ｂ）の左側にＮＭＯＳ
の場合について、右側にＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）の場合について示してい
る。
【０００６】ＮＭＯＳの場合では、ゲート（Ｇ）の電子
エネルギーの位置は高く、ゲート絶縁膜（Ｏｘ）からド
レイン（Ｄ）へと電子エネルギーが低下する。ここで、
ゲート絶縁膜（Ｏｘ）が上述したように薄くなると、図
に示すようにドレイン（Ｄ）領域のバンド・ベンディン
グが急峻になる。このために、価電子帯の電子は伝導帯
へとトンネル移動し、価電子帯に正孔が形成され伝導帯
に電子が発生する。そして、上述したように、上記正孔
は基板側へ流れるリーク電流となり、上記電子はドレイ
ン電極へと流れる。
エネルギーの位置は高く、ゲート絶縁膜（Ｏｘ）からド
レイン（Ｄ）へと電子エネルギーが低下する。ここで、
ゲート絶縁膜（Ｏｘ）が上述したように薄くなると、図
に示すようにドレイン（Ｄ）領域のバンド・ベンディン
グが急峻になる。このために、価電子帯の電子は伝導帯
へとトンネル移動し、価電子帯に正孔が形成され伝導帯
に電子が発生する。そして、上述したように、上記正孔
は基板側へ流れるリーク電流となり、上記電子はドレイ
ン電極へと流れる。
【０００７】ＰＭＯＳの場合では、逆にゲート（Ｇ）の
電子エネルギーは低く、ゲート絶縁膜（Ｏｘ）からドレ
イン（Ｄ）へと電子エネルギーは増加する。この場合
も、ドレイン（Ｄ）領域のバンド・ベンディングは急峻
になる。このために、価電子帯の電子は伝導帯へとトン
ネル移動し、図に示すように価電子帯に正孔が形成され
伝導帯に電子が発生する。そして、上述したように、上
記電子が基板側へ流れるリーク電流となり、上記正孔は
ドレイン電極へと流れる。
電子エネルギーは低く、ゲート絶縁膜（Ｏｘ）からドレ
イン（Ｄ）へと電子エネルギーは増加する。この場合
も、ドレイン（Ｄ）領域のバンド・ベンディングは急峻
になる。このために、価電子帯の電子は伝導帯へとトン
ネル移動し、図に示すように価電子帯に正孔が形成され
伝導帯に電子が発生する。そして、上述したように、上
記電子が基板側へ流れるリーク電流となり、上記正孔は
ドレイン電極へと流れる。
【０００８】上述したようなバンド間トンネルによるリ
ーク電流を防止する方法として、ドレイン領域とオーバ
ラップする領域のゲート電極の材質を変え、その仕事関
数を変化させて上述したバンド・ベンディングを緩和さ
せる手法が特開平１−２６４２６４号公報に開示されて
いる。この手法では、ＭＯＳトランジスタのチャネル領
域をゲート絶縁膜を介して被覆するゲート電極と、ソー
ス・ドレイン領域をゲート絶縁膜を介して被覆するゲー
ト電極と、が異種の導電体材で構成される。ここで、こ
れらの異種の導電体材の仕事関数が互いに異るように選
択される。
ーク電流を防止する方法として、ドレイン領域とオーバ
ラップする領域のゲート電極の材質を変え、その仕事関
数を変化させて上述したバンド・ベンディングを緩和さ
せる手法が特開平１−２６４２６４号公報に開示されて
いる。この手法では、ＭＯＳトランジスタのチャネル領
域をゲート絶縁膜を介して被覆するゲート電極と、ソー
ス・ドレイン領域をゲート絶縁膜を介して被覆するゲー
ト電極と、が異種の導電体材で構成される。ここで、こ
れらの異種の導電体材の仕事関数が互いに異るように選
択される。
【０００９】
【発明が解決しようとする課題】発明者は、上述したバ
ンド間トンネルによるリーク電流について、先端デバイ
スメモリである２５６メガビットあるいは１ギガビット
ＤＲＡＭ級の半導体装置で詳細に調べた。
ンド間トンネルによるリーク電流について、先端デバイ
スメモリである２５６メガビットあるいは１ギガビット
ＤＲＡＭ級の半導体装置で詳細に調べた。
【００１０】その結果、本発明者は、ＰＮ接合の逆バイ
アス時におけるリーク電流以外に、上述したバンド間ト
ンネルによるリーク電流の影響が、上述したメモリデバ
イスにおいて顕著となることを見いだした。特に、半導
体装置内の回路において昇圧回路を構成するＭＯＳトラ
ンジスタのようにドレイン電圧が高くなるとその影響が
現れ易くなり、ＮＭＯＳよりＰＭＯＳの方がバンド間ト
ンネル現象が生じ易くなる。すなわち、先端の半導体装
置では、バンド間トンネルの生じ易いところと生じ難い
ところが存在する。そこで、上述した発明者の検討か
ら、先端の半導体装置では、半導体装置内の場所により
選択的にＭＯＳトランジスタのバンド間トンネルを抑制
する手法が必要になることが判明した。
アス時におけるリーク電流以外に、上述したバンド間ト
ンネルによるリーク電流の影響が、上述したメモリデバ
イスにおいて顕著となることを見いだした。特に、半導
体装置内の回路において昇圧回路を構成するＭＯＳトラ
ンジスタのようにドレイン電圧が高くなるとその影響が
現れ易くなり、ＮＭＯＳよりＰＭＯＳの方がバンド間ト
ンネル現象が生じ易くなる。すなわち、先端の半導体装
置では、バンド間トンネルの生じ易いところと生じ難い
ところが存在する。そこで、上述した発明者の検討か
ら、先端の半導体装置では、半導体装置内の場所により
選択的にＭＯＳトランジスタのバンド間トンネルを抑制
する手法が必要になることが判明した。
【００１１】上述した従来の技術では、ゲート電極の材
料を変え仕事関数を変えてバンド・ベンディングを緩和
させる手法である。このために、上述したように選択的
にＭＯＳトランジスタのバンド間トンネルを抑制する場
合には、選択したＭＯＳトランジスタのゲート電極にそ
れぞれ異なる導電体材を使用しなければならなくなる。
このような手法は、半導体装置の製造工程を複雑にする
と共にその工程数を増加させる。そして、半導体装置の
製造歩留まりは低下しその製造コストは増大するように
なる。
料を変え仕事関数を変えてバンド・ベンディングを緩和
させる手法である。このために、上述したように選択的
にＭＯＳトランジスタのバンド間トンネルを抑制する場
合には、選択したＭＯＳトランジスタのゲート電極にそ
れぞれ異なる導電体材を使用しなければならなくなる。
このような手法は、半導体装置の製造工程を複雑にする
と共にその工程数を増加させる。そして、半導体装置の
製造歩留まりは低下しその製造コストは増大するように
なる。
【００１２】本発明の主目的は、ＭＯＳトランジスタが
超微細化した場合に、バンド間トンネルを簡便な方法で
選択的に抑制できるようにすることにある。
超微細化した場合に、バンド間トンネルを簡便な方法で
選択的に抑制できるようにすることにある。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置は、ＭＯＳトランジスタにおいて、ゲート電極を
挟んで形成されたソース・ドレイン拡散層のうち前記ゲ
ート電極とオーバラップする領域のゲート絶縁膜が、前
記ＭＯＳトランジスタのチャネル領域上のゲート絶縁膜
よりも膜厚の厚いバーズビーク絶縁膜で形成されてい
る。あるいは、半導体装置を構成する複数のＭＯＳトラ
ンジスタにおいて、複数の異なる形状のバーズビーク絶
縁膜が上記複数のＭＯＳトランジスタにそれぞれ形成さ
れているあるいは、本発明の半導体装置では、半導体装
置を構成するＰチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタとで互いに異なる形状のバー
ズビーク絶縁膜が形成される。ここで、前記バーズビー
ク絶縁膜は、半導体基板上にゲート絶縁膜およびゲート
電極を形成した後の酸化雰囲気での熱処理で形成され
る。そして、上記のソース・ドレイン拡散層はＬＤＤ構
造になっている。
体装置は、ＭＯＳトランジスタにおいて、ゲート電極を
挟んで形成されたソース・ドレイン拡散層のうち前記ゲ
ート電極とオーバラップする領域のゲート絶縁膜が、前
記ＭＯＳトランジスタのチャネル領域上のゲート絶縁膜
よりも膜厚の厚いバーズビーク絶縁膜で形成されてい
る。あるいは、半導体装置を構成する複数のＭＯＳトラ
ンジスタにおいて、複数の異なる形状のバーズビーク絶
縁膜が上記複数のＭＯＳトランジスタにそれぞれ形成さ
れているあるいは、本発明の半導体装置では、半導体装
置を構成するＰチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタとで互いに異なる形状のバー
ズビーク絶縁膜が形成される。ここで、前記バーズビー
ク絶縁膜は、半導体基板上にゲート絶縁膜およびゲート
電極を形成した後の酸化雰囲気での熱処理で形成され
る。そして、上記のソース・ドレイン拡散層はＬＤＤ構
造になっている。
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
あるいは前記多結晶シリコン膜上に高融点金属膜あるい
は高融点金属シリサイド膜を堆積して導電体膜を形成す
る工程と、前記導電体膜をパターニングして第１のＭＯ
Ｓトランジスタのゲート電極を形成する工程と、その
後、前記半導体基板表面および第１のＭＯＳトランジス
タのゲート電極表面を酸化雰囲気で熱処理し前記ゲート
電極の端部にバーズビーク絶縁膜を形成する工程と、前
記導電体膜を再度パターニングして第２のＭＯＳトラン
ジスタのゲート電極を形成する工程と、その後、前記半
導体基板表面、前記第１のＭＯＳトランジスタのゲート
電極表面および前記第２のＭＯＳトランジスタのゲート
電極表面を酸化雰囲気で熱処理し前記第１のＭＯＳトラ
ンジスタのゲート電極の端部と前記第２のＭＯＳトラン
ジスタのゲート電極の端部とで互いに異なる形状のバー
ズビーク絶縁膜を形成する工程とを含む。
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆する一導電型の多結晶シリコン膜
あるいは前記多結晶シリコン膜上に高融点金属膜あるい
は高融点金属シリサイド膜を堆積して導電体膜を形成す
る工程と、前記導電体膜をパターニングして第１のＭＯ
Ｓトランジスタのゲート電極を形成する工程と、その
後、前記半導体基板表面および第１のＭＯＳトランジス
タのゲート電極表面を酸化雰囲気で熱処理し前記ゲート
電極の端部にバーズビーク絶縁膜を形成する工程と、前
記導電体膜を再度パターニングして第２のＭＯＳトラン
ジスタのゲート電極を形成する工程と、その後、前記半
導体基板表面、前記第１のＭＯＳトランジスタのゲート
電極表面および前記第２のＭＯＳトランジスタのゲート
電極表面を酸化雰囲気で熱処理し前記第１のＭＯＳトラ
ンジスタのゲート電極の端部と前記第２のＭＯＳトラン
ジスタのゲート電極の端部とで互いに異なる形状のバー
ズビーク絶縁膜を形成する工程とを含む。
【００１５】あるいは、本発明の半導体装置の製造方法
は、半導体基板の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を被覆する一導電型の多結晶シリ
コン膜あるいは前記多結晶シリコン膜上に高融点金属膜
あるいは高融点金属シリサイド膜を堆積して導電体膜を
形成する工程と、前記導電体膜をパターニングして複数
のＭＯＳトランジスタのゲート電極を形成する工程と、
前記複数のＭＯＳトランジスタのうち所定のＭＯＳトラ
ンジスタ形成領域に選択的に、熱酸化を増速させる不純
物を導入する工程と、前記半導体基板表面を酸化雰囲気
で熱処理し前記複数のＭＯＳトランジスタのゲート電極
の端部に膜厚の異なる複数種のバーズビーク絶縁膜を形
成する工程とを含む。
は、半導体基板の表面にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を被覆する一導電型の多結晶シリ
コン膜あるいは前記多結晶シリコン膜上に高融点金属膜
あるいは高融点金属シリサイド膜を堆積して導電体膜を
形成する工程と、前記導電体膜をパターニングして複数
のＭＯＳトランジスタのゲート電極を形成する工程と、
前記複数のＭＯＳトランジスタのうち所定のＭＯＳトラ
ンジスタ形成領域に選択的に、熱酸化を増速させる不純
物を導入する工程と、前記半導体基板表面を酸化雰囲気
で熱処理し前記複数のＭＯＳトランジスタのゲート電極
の端部に膜厚の異なる複数種のバーズビーク絶縁膜を形
成する工程とを含む。
【００１６】ここで、前記不純物の導入する工程におい
て、導入する不純物はリン、ヒ素、ハロゲンあるいは希
ガスの原子を含んだものである。そして、前記不純物の
導入は斜めイオン注入で行われる。また、本発明では、
前記イオン注入において、半導体装置上の場所により異
なるドーズ量のイオンを注入し、該ドーズ量に応じて前
記ビーズビーク絶縁膜の膜厚を変化させる。
て、導入する不純物はリン、ヒ素、ハロゲンあるいは希
ガスの原子を含んだものである。そして、前記不純物の
導入は斜めイオン注入で行われる。また、本発明では、
前記イオン注入において、半導体装置上の場所により異
なるドーズ量のイオンを注入し、該ドーズ量に応じて前
記ビーズビーク絶縁膜の膜厚を変化させる。
【００１７】本発明では、半導体装置を構成するＭＯＳ
トランジスタのうち所定のゲート電極の端部に選択的に
所定の形状のバーズビーク絶縁膜を形成できる。このた
めに、半導体装置の場所により選択的にＭＯＳトランジ
スタのバンド間トンネルを簡便に抑制できるようにな
る。そして、ＭＯＳトランジスタのバンド間トンネルに
よるリーク電流の低減とＭＯＳトランジスタの動作速度
の向上との両立が容易になる。
トランジスタのうち所定のゲート電極の端部に選択的に
所定の形状のバーズビーク絶縁膜を形成できる。このた
めに、半導体装置の場所により選択的にＭＯＳトランジ
スタのバンド間トンネルを簡便に抑制できるようにな
る。そして、ＭＯＳトランジスタのバンド間トンネルに
よるリーク電流の低減とＭＯＳトランジスタの動作速度
の向上との両立が容易になる。
【００１８】
【発明の実施の形態】次に、図面を参照して本発明の第
１の実施の形態を説明する。図１（ａ）は、本発明を説
明するためのＬＤＤ構造のＭＯＳトランジスタ断面図で
ある。そして、図１（ｂ）は従来の技術の通常のＭＯＳ
トランジスタ断面図である。
１の実施の形態を説明する。図１（ａ）は、本発明を説
明するためのＬＤＤ構造のＭＯＳトランジスタ断面図で
ある。そして、図１（ｂ）は従来の技術の通常のＭＯＳ
トランジスタ断面図である。
【００１９】図１（ａ）に示すように、シリコン基板１
の表面にゲート絶縁膜２が形成されている。ここで、ゲ
ート絶縁膜２は酸窒化膜等で構成され、その膜厚はシリ
コン酸化膜換算で４ｎｍ程度である。そして、このゲー
ト絶縁膜２上にゲート電極３が形成されている。ここ
で、ゲート電極３はタングステンポリサイド構造になっ
ている。
の表面にゲート絶縁膜２が形成されている。ここで、ゲ
ート絶縁膜２は酸窒化膜等で構成され、その膜厚はシリ
コン酸化膜換算で４ｎｍ程度である。そして、このゲー
ト絶縁膜２上にゲート電極３が形成されている。ここ
で、ゲート電極３はタングステンポリサイド構造になっ
ている。
【００２０】そして、本発明の特徴となるバーズビーク
絶縁膜４が、上記ゲート電極３パターンの端部であっ
て、ＬＤＤ構造のソース・ドレイン拡散層５とオーバラ
ップする領域に形成される。ここで、バーズビーク絶縁
膜４は上記ゲート絶縁膜２よりも膜厚の厚いシリコン酸
化膜で構成されている。なお、ゲート電極３の表面には
シリコン酸化膜で保護絶縁膜６が形成され、上記ソース
・ドレイン拡散層５表面にも同様にシリコン酸化膜であ
る保護絶縁膜７が被覆される。そして、ソース・ドレイ
ン拡散層５はＭＯＳトランジスタのソース領域あるいは
ドレイン領域となる。上記のような構造のＭＯＳトラン
ジスタの製造方法については後で詳述される。
絶縁膜４が、上記ゲート電極３パターンの端部であっ
て、ＬＤＤ構造のソース・ドレイン拡散層５とオーバラ
ップする領域に形成される。ここで、バーズビーク絶縁
膜４は上記ゲート絶縁膜２よりも膜厚の厚いシリコン酸
化膜で構成されている。なお、ゲート電極３の表面には
シリコン酸化膜で保護絶縁膜６が形成され、上記ソース
・ドレイン拡散層５表面にも同様にシリコン酸化膜であ
る保護絶縁膜７が被覆される。そして、ソース・ドレイ
ン拡散層５はＭＯＳトランジスタのソース領域あるいは
ドレイン領域となる。上記のような構造のＭＯＳトラン
ジスタの製造方法については後で詳述される。
【００２１】これに対して、図１（ｂ）に示すように、
従来のＭＯＳトランジスタでは、本発明のような上述し
たバーズビーク絶縁層４は形成されない。すなわち、シ
リコン基板１表面に一様にゲート絶縁膜２が形成され、
その上部に形成されたゲート電極３を両側から挟んでソ
ース領域およびドレイン領域になるソース・ドレイン拡
散層５が形成されている。
従来のＭＯＳトランジスタでは、本発明のような上述し
たバーズビーク絶縁層４は形成されない。すなわち、シ
リコン基板１表面に一様にゲート絶縁膜２が形成され、
その上部に形成されたゲート電極３を両側から挟んでソ
ース領域およびドレイン領域になるソース・ドレイン拡
散層５が形成されている。
【００２２】次に、本発明の効果を図２に基づいて説明
する。図２は、図１（ａ）で説明した構造のＭＯＳトラ
ンジスタでＮＭＯＳのリーク電流を、従来のＭＯＳトラ
ンジスタ構造の場合のそれと比較して示したものであ
る。
する。図２は、図１（ａ）で説明した構造のＭＯＳトラ
ンジスタでＮＭＯＳのリーク電流を、従来のＭＯＳトラ
ンジスタ構造の場合のそれと比較して示したものであ
る。
【００２３】上記リーク電流の測定では、図２中に示す
ようにシリコン基板とゲート電極は接地電位に固定さ
れ、ソース・ドレイン領域となるソース・ドレイン拡散
層に正のソース・ドレイン電圧ＶD が可変にして印加さ
れる。図２では、横軸に上記のソース・ドレイン電圧Ｖ
D が線形スケール（表示）でとられ、縦軸にシリコン基
板への基板電流が対数表示でとられている。
ようにシリコン基板とゲート電極は接地電位に固定さ
れ、ソース・ドレイン領域となるソース・ドレイン拡散
層に正のソース・ドレイン電圧ＶD が可変にして印加さ
れる。図２では、横軸に上記のソース・ドレイン電圧Ｖ
D が線形スケール（表示）でとられ、縦軸にシリコン基
板への基板電流が対数表示でとられている。
【００２４】図２に示すように、本発明のＭＯＳトラン
ジスタ構造では、実線で示しているようにそのリーク電
流はｎ+ −ｐの接合リークのみである。これに対して、
従来のＭＯＳトランジスタの構造では、破線で示すよう
にＶD がある値以上になるとリーク電流が急増する。こ
れは、上述したバンド間トンネルが生じるためである。
例えばゲート絶縁膜の膜厚が４ｎｍ程度の場合には、３
Ｖ程度のＶD 値で上記バンド間トンネルが生じる。
ジスタ構造では、実線で示しているようにそのリーク電
流はｎ+ −ｐの接合リークのみである。これに対して、
従来のＭＯＳトランジスタの構造では、破線で示すよう
にＶD がある値以上になるとリーク電流が急増する。こ
れは、上述したバンド間トンネルが生じるためである。
例えばゲート絶縁膜の膜厚が４ｎｍ程度の場合には、３
Ｖ程度のＶD 値で上記バンド間トンネルが生じる。
【００２５】同様に、Ｐチャネル型のＭＯＳトランジス
タでも本発明の構造であれば、バンド間トンネルが抑制
される。例えばゲート絶縁膜の膜厚が４ｎｍ程度の場合
には、従来のＭＯＳトランジスタ構造では、２Ｖ程度の
ＶD 値で上記バンド間トンネルが生じるのに対して、本
発明のＭＯＳトランジスタ構造では全く生じない。
タでも本発明の構造であれば、バンド間トンネルが抑制
される。例えばゲート絶縁膜の膜厚が４ｎｍ程度の場合
には、従来のＭＯＳトランジスタ構造では、２Ｖ程度の
ＶD 値で上記バンド間トンネルが生じるのに対して、本
発明のＭＯＳトランジスタ構造では全く生じない。
【００２６】次に、図３に基づいて、本発明のＭＯＳト
ランジスタを半導体装置のメモリセル部に適用した場合
の効果を説明する。ここで、メモリセル部はＤＲＡＭの
それと同じでトランスファーゲートとなる１個のＭＯＳ
トランジスタと１個のキャパシタとで構成されている。
このトランスファーゲートが図１（ａ）に示したＭＯＳ
トランジスタ構造となる。図３では、横軸に上記メモリ
セル部へ蓄積した情報保持時間が線形表示でとられ、縦
軸にメモリセルの良品率が線形表示でとられている。こ
こで、良品率は半導体ウェーハ上に形成した半導体装置
を母数としている。
ランジスタを半導体装置のメモリセル部に適用した場合
の効果を説明する。ここで、メモリセル部はＤＲＡＭの
それと同じでトランスファーゲートとなる１個のＭＯＳ
トランジスタと１個のキャパシタとで構成されている。
このトランスファーゲートが図１（ａ）に示したＭＯＳ
トランジスタ構造となる。図３では、横軸に上記メモリ
セル部へ蓄積した情報保持時間が線形表示でとられ、縦
軸にメモリセルの良品率が線形表示でとられている。こ
こで、良品率は半導体ウェーハ上に形成した半導体装置
を母数としている。
【００２７】図３に示すように、本発明の場合では、実
線で示しているように情報保持時間ｔＲが長くなって
も、メモリセルの良品率は余り低下しない。これに対し
て、従来の技術の場合では、メモリセルの良品率は、破
線で示すように本発明の情報保持時間の１／２程度で急
激に減少する。これは、本発明では、メモリセルを構成
するＭＯＳトランジスタのバンド間トンネルが無く、メ
モリセルのキャパシタに蓄積した情報電荷の時間経過で
の減少が大幅に改善されるようになるためである。ここ
で、トランスファーゲートであるＭＯＳトランジスタの
ゲート絶縁膜の膜厚は７ｎｍである。このように、本発
明の効果は、ＤＲＡＭにおいてゲート絶縁膜の比較的厚
い領域でも現れる。
線で示しているように情報保持時間ｔＲが長くなって
も、メモリセルの良品率は余り低下しない。これに対し
て、従来の技術の場合では、メモリセルの良品率は、破
線で示すように本発明の情報保持時間の１／２程度で急
激に減少する。これは、本発明では、メモリセルを構成
するＭＯＳトランジスタのバンド間トンネルが無く、メ
モリセルのキャパシタに蓄積した情報電荷の時間経過で
の減少が大幅に改善されるようになるためである。ここ
で、トランスファーゲートであるＭＯＳトランジスタの
ゲート絶縁膜の膜厚は７ｎｍである。このように、本発
明の効果は、ＤＲＡＭにおいてゲート絶縁膜の比較的厚
い領域でも現れる。
【００２８】以上に説明した本発明のＭＯＳトランジス
タのソース・ドレイン拡散層はＬＤＤ構造である。本発
明では、ＭＯＳトランジスタのソース・ドレイン拡散層
がＬＤＤ構造でない場合でもよく、その場合でも同様の
効果が生じる。
タのソース・ドレイン拡散層はＬＤＤ構造である。本発
明では、ＭＯＳトランジスタのソース・ドレイン拡散層
がＬＤＤ構造でない場合でもよく、その場合でも同様の
効果が生じる。
【００２９】そして、更に本発明の特徴は、上記ＭＯＳ
トランジスタ構造において説明したところのバーズビー
ク絶縁膜４の形成において、半導体装置の場所により選
択的にしかもそのバーズビーク量すなわちバーズビーク
絶縁膜の形状を変えて制御するところにある。ここで、
バーズビーク量とは、 バーズビーク絶縁膜の膜厚と、
ソース・ドレイン拡散層表面を覆うバーズビーク絶縁膜
のゲート電極の端部からの進入深さとである。
トランジスタ構造において説明したところのバーズビー
ク絶縁膜４の形成において、半導体装置の場所により選
択的にしかもそのバーズビーク量すなわちバーズビーク
絶縁膜の形状を変えて制御するところにある。ここで、
バーズビーク量とは、 バーズビーク絶縁膜の膜厚と、
ソース・ドレイン拡散層表面を覆うバーズビーク絶縁膜
のゲート電極の端部からの進入深さとである。
【００３０】次に、図４と図５に基づいて本発明の第２
の実施の形態を説明する。ここで、図４と図５は、異な
る形状のバーズビーク絶縁膜を有するＰＭＯＳとＮＭＯ
Ｓの製造工程順の断面図である。本発明の構造について
は上記製造工程の説明の中で示される。
の実施の形態を説明する。ここで、図４と図５は、異な
る形状のバーズビーク絶縁膜を有するＰＭＯＳとＮＭＯ
Ｓの製造工程順の断面図である。本発明の構造について
は上記製造工程の説明の中で示される。
【００３１】図４（ａ）に示すように、Ｐ導電型のシリ
コン基板１１表面に素子分離絶縁膜１２がトレンチ分離
方法で形成され、ＰＭＯＳを形成する領域にＮウェル層
１４が設けられる。そして、シリコン基板１１表面に膜
厚６ｎｍのシリコン酸化膜でゲート絶縁膜１３が形成さ
れる。更に、上記ゲート絶縁膜１３上に、リン不純物を
含有する多結晶シリコン膜とタングステンシリサイド膜
とが積層して堆積され、上記積層膜は、公知のフォトリ
ソグラフィ技術とドライエッチング技術とで加工され
る。このようにして、図４（ａ）に示すように、ゲート
電極１５と導電体層１６が形成される。ここで、ゲート
電極１５のチャネル方向の長さは０．２５μｍである。
コン基板１１表面に素子分離絶縁膜１２がトレンチ分離
方法で形成され、ＰＭＯＳを形成する領域にＮウェル層
１４が設けられる。そして、シリコン基板１１表面に膜
厚６ｎｍのシリコン酸化膜でゲート絶縁膜１３が形成さ
れる。更に、上記ゲート絶縁膜１３上に、リン不純物を
含有する多結晶シリコン膜とタングステンシリサイド膜
とが積層して堆積され、上記積層膜は、公知のフォトリ
ソグラフィ技術とドライエッチング技術とで加工され
る。このようにして、図４（ａ）に示すように、ゲート
電極１５と導電体層１６が形成される。ここで、ゲート
電極１５のチャネル方向の長さは０．２５μｍである。
【００３２】次に、急速熱酸化（ＲＴＯ）で上記シリコ
ン基板１１表面が熱酸化される。このＲＴＯ処理は、酸
素雰囲気で１０００℃、１分間程度である。このＲＴＯ
処理により、図４（ｂ）に示すように、ゲート電極１５
の端部にバーズビーク絶縁膜１７が形成される。ここ
で、上記バーズビーク絶縁膜１７の膜厚は７．５ｎｍで
あり、ゲート電極１５下でのその侵入深さは１０ｎｍ程
度である。なお、ゲート電極１５の表面とＮウェル層１
４表面に保護絶縁膜１８，１９が形成される。同時に、
導電体層１６表面にも保護絶縁膜２０が形成される。
ン基板１１表面が熱酸化される。このＲＴＯ処理は、酸
素雰囲気で１０００℃、１分間程度である。このＲＴＯ
処理により、図４（ｂ）に示すように、ゲート電極１５
の端部にバーズビーク絶縁膜１７が形成される。ここ
で、上記バーズビーク絶縁膜１７の膜厚は７．５ｎｍで
あり、ゲート電極１５下でのその侵入深さは１０ｎｍ程
度である。なお、ゲート電極１５の表面とＮウェル層１
４表面に保護絶縁膜１８，１９が形成される。同時に、
導電体層１６表面にも保護絶縁膜２０が形成される。
【００３３】次に、図４（ｃ）に示すように、導電体層
１６の加工を通してゲート電極２１をゲート絶縁膜１３
上に形成する。ここで、ゲート電極２１のチャネル方向
の長さは０．２μｍである。
１６の加工を通してゲート電極２１をゲート絶縁膜１３
上に形成する。ここで、ゲート電極２１のチャネル方向
の長さは０．２μｍである。
【００３４】次に、再度、上述したＲＴＯで上記シリコ
ン基板１１表面が熱酸化される。この場合もＲＴＯ処理
条件は、酸素雰囲気で１０００℃、１分間である。この
再度のＲＴＯ処理により、図５（ａ）に示すように、ゲ
ート電極１５の端部が更に熱酸化されバーズビーク絶縁
膜１７ａが形成される。このバーズビーク絶縁膜１７ａ
の膜厚は８．５ｎｍであり、ゲート電極１５下でのその
侵入深さは２０ｎｍ程度になる。そして、ゲート電極１
５の表面とＮウェル層１４表面に保護絶縁膜１８ａ，１
９ａが形成される。
ン基板１１表面が熱酸化される。この場合もＲＴＯ処理
条件は、酸素雰囲気で１０００℃、１分間である。この
再度のＲＴＯ処理により、図５（ａ）に示すように、ゲ
ート電極１５の端部が更に熱酸化されバーズビーク絶縁
膜１７ａが形成される。このバーズビーク絶縁膜１７ａ
の膜厚は８．５ｎｍであり、ゲート電極１５下でのその
侵入深さは２０ｎｍ程度になる。そして、ゲート電極１
５の表面とＮウェル層１４表面に保護絶縁膜１８ａ，１
９ａが形成される。
【００３５】同時に、上述した再度のＲＴＯ処理で、ゲ
ート電極２１の端部にバーズビーク絶縁膜１７ｂが形成
される。このバーズビーク絶縁膜１７ｂの膜厚は７．５
ｎｍで、ゲート電極２１下でのその侵入深さは１０ｎｍ
程度になる。そして、ゲート電極２１の表面とシリコン
基板１１表面に保護絶縁膜１８ｂ，１９ｂが形成され
る。
ート電極２１の端部にバーズビーク絶縁膜１７ｂが形成
される。このバーズビーク絶縁膜１７ｂの膜厚は７．５
ｎｍで、ゲート電極２１下でのその侵入深さは１０ｎｍ
程度になる。そして、ゲート電極２１の表面とシリコン
基板１１表面に保護絶縁膜１８ｂ，１９ｂが形成され
る。
【００３６】次に、図５（ｂ）に示すように、Ｎウェル
層１４表面へのＰ型不純物のイオン注入と熱処理でＰ型
ソース・ドレイン拡散層２２が形成され、また、シリコ
ン基板１１表面へのＮ型不純物のイオン注入と熱処理で
Ｎ型ソース・ドレイン拡散層２３が形成される。
層１４表面へのＰ型不純物のイオン注入と熱処理でＰ型
ソース・ドレイン拡散層２２が形成され、また、シリコ
ン基板１１表面へのＮ型不純物のイオン注入と熱処理で
Ｎ型ソース・ドレイン拡散層２３が形成される。
【００３７】このようにして、Ｎウェル層１４上にゲー
ト絶縁膜１３、ゲート電極１５、Ｐ型ソース・ドレイン
拡散層２２を有し、ゲート電極１５の端部であってＰ型
ソース・ドレイン拡散層２２とオーバラップする領域に
バーズビーク絶縁膜１７ａを有するＰＭＯＳが形成され
る。同時に、シリコン基板１１上にゲート絶縁膜１３、
ゲート電極２１、Ｎ型ソース・ドレイン拡散層２３を有
し、ゲート電極２１の端部であってＮ型ソース・ドレイ
ン拡散層２３とオーバラップする領域にバーズビーク絶
縁膜１７ｂを有するＮＭＯＳが形成される。
ト絶縁膜１３、ゲート電極１５、Ｐ型ソース・ドレイン
拡散層２２を有し、ゲート電極１５の端部であってＰ型
ソース・ドレイン拡散層２２とオーバラップする領域に
バーズビーク絶縁膜１７ａを有するＰＭＯＳが形成され
る。同時に、シリコン基板１１上にゲート絶縁膜１３、
ゲート電極２１、Ｎ型ソース・ドレイン拡散層２３を有
し、ゲート電極２１の端部であってＮ型ソース・ドレイ
ン拡散層２３とオーバラップする領域にバーズビーク絶
縁膜１７ｂを有するＮＭＯＳが形成される。
【００３８】本発明では、ＰＭＯＳとＮＭＯＳとでそれ
ぞれ異なる膜厚および侵入深さのバーズビーク絶縁膜、
すなわち、異なる形状のバーズビーク絶縁膜を任意にし
かも選択的に形成することが可能になる。このようなバ
ーズビーク絶縁膜の種類の選択は、ＰＭＯＳおよびＮＭ
ＯＳ間に限るものではない。すなわち、特に、半導体装
置内の回路において昇圧回路を構成するＭＯＳトランジ
スタのようにドレイン電圧が高くなる回路構成に従っ
て、上記バーズビーク絶縁膜を選択的に形成するように
してもよい。
ぞれ異なる膜厚および侵入深さのバーズビーク絶縁膜、
すなわち、異なる形状のバーズビーク絶縁膜を任意にし
かも選択的に形成することが可能になる。このようなバ
ーズビーク絶縁膜の種類の選択は、ＰＭＯＳおよびＮＭ
ＯＳ間に限るものではない。すなわち、特に、半導体装
置内の回路において昇圧回路を構成するＭＯＳトランジ
スタのようにドレイン電圧が高くなる回路構成に従っ
て、上記バーズビーク絶縁膜を選択的に形成するように
してもよい。
【００３９】次に、図６と図７に基づいて本発明の第３
の実施の形態を説明する。ここで、図６と図７は、バー
ズビーク絶縁膜を有するＭＯＳトランジスタの製造工程
順の断面図である。この実施の形態での特徴は、上記バ
ーズビーク絶縁膜の形状を第２の実施の形態より簡便に
変えれるところにある。
の実施の形態を説明する。ここで、図６と図７は、バー
ズビーク絶縁膜を有するＭＯＳトランジスタの製造工程
順の断面図である。この実施の形態での特徴は、上記バ
ーズビーク絶縁膜の形状を第２の実施の形態より簡便に
変えれるところにある。
【００４０】図６（ａ）に示すように、シリコン基板３
１表面に膜厚３ｎｍの酸窒化膜でゲート絶縁膜３２が形
成される。更に、上記ゲート絶縁膜３２上に、第２の実
施の形態で説明したようなゲート電極３３が形成され
る。ここで、ゲート電極３３のチャネル方向の長さは
０．１５μｍである。
１表面に膜厚３ｎｍの酸窒化膜でゲート絶縁膜３２が形
成される。更に、上記ゲート絶縁膜３２上に、第２の実
施の形態で説明したようなゲート電極３３が形成され
る。ここで、ゲート電極３３のチャネル方向の長さは
０．１５μｍである。
【００４１】次に、図６（ｂ）に示すように、斜めイオ
ン３４が上記ゲート電極３３をマスクにしてシリコン基
板３１表面にイオン注入される。ここで、斜めイオン３
４は回転イオン注入で行われる。そして、この斜めイオ
ン３４はリン、ヒ素等のＮ型不純物、不活性ガスあるい
はハロゲンガスである。この斜めイオン注入により、ゲ
ート電極３３端部の下部のシリコン基板３１表面に侵入
する不純物注入層３５が形成される。このようにして形
成した不純物注入層３５では熱酸化が増速される。この
増速酸化については、図８と図９で後述する。
ン３４が上記ゲート電極３３をマスクにしてシリコン基
板３１表面にイオン注入される。ここで、斜めイオン３
４は回転イオン注入で行われる。そして、この斜めイオ
ン３４はリン、ヒ素等のＮ型不純物、不活性ガスあるい
はハロゲンガスである。この斜めイオン注入により、ゲ
ート電極３３端部の下部のシリコン基板３１表面に侵入
する不純物注入層３５が形成される。このようにして形
成した不純物注入層３５では熱酸化が増速される。この
増速酸化については、図８と図９で後述する。
【００４２】次に、第２の実施の形態と同様にＲＴＯで
上記シリコン基板３１表面が熱酸化される。このＲＴＯ
処理は、酸素雰囲気で９５０℃、１分間である。このＲ
ＴＯ処理により、図６（ｃ）に示すように、ゲート電極
３３の端部にバーズビーク絶縁膜３６が形成される。こ
こで、上記バーズビーク絶縁膜３６の膜厚はゲート絶縁
膜３２より厚く４．５ｎｍ程度である。また、ゲート電
極３３下でのその侵入深さは１０ｎｍ程度である。な
お、ゲート電極３３の表面とシリコン基板３１表面に保
護絶縁膜３７，３８が形成される。そして、Ｎ型あるい
はＰ型の不純物イオン注入とその熱処理とでソース・ド
レイン拡散層３９が形成される。ここで、上記Ｐ型の不
純物イオン注入では、そのドーズ量は上記斜めイオン注
入３４のドーズ量より高くなる。
上記シリコン基板３１表面が熱酸化される。このＲＴＯ
処理は、酸素雰囲気で９５０℃、１分間である。このＲ
ＴＯ処理により、図６（ｃ）に示すように、ゲート電極
３３の端部にバーズビーク絶縁膜３６が形成される。こ
こで、上記バーズビーク絶縁膜３６の膜厚はゲート絶縁
膜３２より厚く４．５ｎｍ程度である。また、ゲート電
極３３下でのその侵入深さは１０ｎｍ程度である。な
お、ゲート電極３３の表面とシリコン基板３１表面に保
護絶縁膜３７，３８が形成される。そして、Ｎ型あるい
はＰ型の不純物イオン注入とその熱処理とでソース・ド
レイン拡散層３９が形成される。ここで、上記Ｐ型の不
純物イオン注入では、そのドーズ量は上記斜めイオン注
入３４のドーズ量より高くなる。
【００４３】次に、図７（ａ）に示すように、化学気相
成長（ＣＶＤ）によるシリコン酸化膜の成膜とドライエ
ッチングによるエッチバックとでゲート電極３３の側壁
に保護絶縁膜３７を介してサイドウォール絶縁膜４０が
形成される。
成長（ＣＶＤ）によるシリコン酸化膜の成膜とドライエ
ッチングによるエッチバックとでゲート電極３３の側壁
に保護絶縁膜３７を介してサイドウォール絶縁膜４０が
形成される。
【００４４】次に、再度、Ｎ型あるいはＰ型の不純物イ
オン注入とその熱処理とが施され、シリコン基板３１表
面にＬＤＤ構造のソース・ドレイン拡散層４１が形成さ
れる。このようにして、シリコン基板３１上にゲート絶
縁膜３２、ゲート電極３３、ソース・ドレイン拡散層４
１を有し、ゲート電極３３の端部であってソース・ドレ
イン拡散層４１とオーバラップする領域にバーズビーク
絶縁膜３６を有するＭＯＳトランジスタが形成される。
オン注入とその熱処理とが施され、シリコン基板３１表
面にＬＤＤ構造のソース・ドレイン拡散層４１が形成さ
れる。このようにして、シリコン基板３１上にゲート絶
縁膜３２、ゲート電極３３、ソース・ドレイン拡散層４
１を有し、ゲート電極３３の端部であってソース・ドレ
イン拡散層４１とオーバラップする領域にバーズビーク
絶縁膜３６を有するＭＯＳトランジスタが形成される。
【００４５】次に、上述したバーズビーク絶縁膜を形成
する場合の斜めイオン注入のドーズ量と増速酸化との関
係について図８あるいは図９を参照して説明する。
する場合の斜めイオン注入のドーズ量と増速酸化との関
係について図８あるいは図９を参照して説明する。
【００４６】図８は、斜めイオンとしてリンあるいはヒ
素等のＮ型不純物の場合であって、Ｎ型不純物イオンの
ドーズ量（横軸に示す）と、ＲＴＯによる熱酸化後のシ
リコン酸化膜厚（縦軸に示す）との関係を示すグラフで
ある。ここで、ＲＴＯによる熱酸化は、１０００℃で１
０秒間行われる。図８から判るように、Ｎ型不純物イオ
ンのドーズ量が５×１０13／ｃｍ2 以上になると、増速
酸化が現れる。Ｎ型不純物のイオン注入が無いシリコン
基板では２ｎｍ程度のシリコン酸化膜が形成され、１×
１０14／ｃｍ2 のドーズ量では２．５ｎｍ程度のシリコ
ン酸化膜が、３×１０14／ｃｍ2 のドーズ量では４ｎｍ
程度のシリコン酸化膜がそれぞれ形成される。上記のよ
うなＮ型不純物イオンのドーズ量と酸化膜厚の関係を用
いることで、１回のＲＴＯによる熱酸化で多種類の膜厚
を有するバーズビーク絶縁膜を同一の半導体装置内のＭ
ＯＳトランジスタに設けることが可能になる。すなわ
ち、半導体装置内のＭＯＳトランジスタに対して上記ド
ーズ量を変えることで、異なる膜厚のバーズビーク絶縁
膜を１回の熱酸化で形成できる。
素等のＮ型不純物の場合であって、Ｎ型不純物イオンの
ドーズ量（横軸に示す）と、ＲＴＯによる熱酸化後のシ
リコン酸化膜厚（縦軸に示す）との関係を示すグラフで
ある。ここで、ＲＴＯによる熱酸化は、１０００℃で１
０秒間行われる。図８から判るように、Ｎ型不純物イオ
ンのドーズ量が５×１０13／ｃｍ2 以上になると、増速
酸化が現れる。Ｎ型不純物のイオン注入が無いシリコン
基板では２ｎｍ程度のシリコン酸化膜が形成され、１×
１０14／ｃｍ2 のドーズ量では２．５ｎｍ程度のシリコ
ン酸化膜が、３×１０14／ｃｍ2 のドーズ量では４ｎｍ
程度のシリコン酸化膜がそれぞれ形成される。上記のよ
うなＮ型不純物イオンのドーズ量と酸化膜厚の関係を用
いることで、１回のＲＴＯによる熱酸化で多種類の膜厚
を有するバーズビーク絶縁膜を同一の半導体装置内のＭ
ＯＳトランジスタに設けることが可能になる。すなわ
ち、半導体装置内のＭＯＳトランジスタに対して上記ド
ーズ量を変えることで、異なる膜厚のバーズビーク絶縁
膜を１回の熱酸化で形成できる。
【００４７】図９は、斜めイオンとしてフッ素イオンあ
るいはアルゴンイオンを用いる場合であって、そのイオ
ンのドーズ量と、ＲＴＯによる熱酸化後のシリコン酸化
膜厚との関係を示すグラフである。ここで、ＲＴＯによ
る熱酸化は、１０００℃で１５秒間行われる。なお、酸
化雰囲気は希釈酸素である。
るいはアルゴンイオンを用いる場合であって、そのイオ
ンのドーズ量と、ＲＴＯによる熱酸化後のシリコン酸化
膜厚との関係を示すグラフである。ここで、ＲＴＯによ
る熱酸化は、１０００℃で１５秒間行われる。なお、酸
化雰囲気は希釈酸素である。
【００４８】図９から判るように、注入イオンがフッ素
イオンの場合では、そのドーズ量が３×１０14／ｃｍ2
以上で初めてシリコン酸化膜の増速効果が起こり、それ
以降は、ドーズ量の増加に従って、シリコン酸化膜の膜
厚は単調に増大する。これに対して、注入イオンがアル
ゴンイオンの場合では、フッ素イオンの注入の場合より
増速酸化の効果が高く、増速酸化はアルゴン注入するこ
とで生じ、ドーズ量の増加と共に高くなる。この場合
も、図８で説明したのと同様に１回のＲＴＯによる熱酸
化で多種類の膜厚を有するバーズビーク絶縁膜を同一の
半導体装置内のＭＯＳトランジスタに設けることが可能
になる。
イオンの場合では、そのドーズ量が３×１０14／ｃｍ2
以上で初めてシリコン酸化膜の増速効果が起こり、それ
以降は、ドーズ量の増加に従って、シリコン酸化膜の膜
厚は単調に増大する。これに対して、注入イオンがアル
ゴンイオンの場合では、フッ素イオンの注入の場合より
増速酸化の効果が高く、増速酸化はアルゴン注入するこ
とで生じ、ドーズ量の増加と共に高くなる。この場合
も、図８で説明したのと同様に１回のＲＴＯによる熱酸
化で多種類の膜厚を有するバーズビーク絶縁膜を同一の
半導体装置内のＭＯＳトランジスタに設けることが可能
になる。
【００４９】上述したバーズビーク絶縁膜のバーズビー
ク量のうち、そのゲート電極下の侵入深さを制御するた
めには、上述した斜めイオン注入での注入角度あるいは
その注入エネルギーを制御すればよい。
ク量のうち、そのゲート電極下の侵入深さを制御するた
めには、上述した斜めイオン注入での注入角度あるいは
その注入エネルギーを制御すればよい。
【００５０】上述した第１乃至第３の実施の形態では、
バーズビーク絶縁膜は、ゲート電極の端部にオーバラッ
プするソース・ドレイン拡散層表面を完全に覆うように
形成されている。本発明では、このような構造に限定さ
れるものでなく、バーズビーク絶縁膜が、上記オーバラ
ップするソース・ドレイン拡散層表面の一部を覆うよう
に形成されてもよい。この場合、ＬＤＤ構造のようにソ
ース・ドレイン拡散層で不純物濃度の高い領域と低い領
域がある場合に、不純物濃度の高い領域の表面を覆うよ
うにバーズビーク絶縁膜が形成されてもよい。
バーズビーク絶縁膜は、ゲート電極の端部にオーバラッ
プするソース・ドレイン拡散層表面を完全に覆うように
形成されている。本発明では、このような構造に限定さ
れるものでなく、バーズビーク絶縁膜が、上記オーバラ
ップするソース・ドレイン拡散層表面の一部を覆うよう
に形成されてもよい。この場合、ＬＤＤ構造のようにソ
ース・ドレイン拡散層で不純物濃度の高い領域と低い領
域がある場合に、不純物濃度の高い領域の表面を覆うよ
うにバーズビーク絶縁膜が形成されてもよい。
【００５１】次に、半導体装置に複数の形状のバーズビ
ーク絶縁膜を形成する本発明の効果を表１と表２を参照
して説明する。上記の表に示す値は、１２８メガビット
ＤＲＡＭ相当の半導体装置から本発明者が実験的に得た
ものである。ここで、ＭＯＳトランジスタのゲート絶縁
膜は膜厚７ｎｍのシリコン酸化膜である。また、表に示
したバーズビーク絶縁膜（Ｉ）および（ＩＩ）は、第２
の実施の形態で説明した２回のＲＴＯによる熱酸化法で
形成している。
ーク絶縁膜を形成する本発明の効果を表１と表２を参照
して説明する。上記の表に示す値は、１２８メガビット
ＤＲＡＭ相当の半導体装置から本発明者が実験的に得た
ものである。ここで、ＭＯＳトランジスタのゲート絶縁
膜は膜厚７ｎｍのシリコン酸化膜である。また、表に示
したバーズビーク絶縁膜（Ｉ）および（ＩＩ）は、第２
の実施の形態で説明した２回のＲＴＯによる熱酸化法で
形成している。
【００５２】
【表１】
【００５３】表１に示すように、ＮＭＯＳの場合、オン
の状態（Ｉｏｎ）では、バーズビーク絶縁膜（Ｉ）の場
合の方がバーズビーク絶縁膜（ＩＩ）の場合よりＭＯＳ
トランジスタの動作速度が高い。しかし、オフの状態
（Ｉｏｆｆ）では、リーク電流は同程度である。これに
対して、ＰＭＯＳの場合、オフの状態（Ｉｏｆｆ）で
は、バーズビーク絶縁膜（ＩＩ）の場合の方がバーズビ
ーク絶縁膜（Ｉ）の場合よりＭＯＳトランジスタのリー
ク電流が大幅に減少する。この場合、オンの状態（Ｉｏ
ｎ）では、ＭＯＳトランジスタの動作速度に大きな差は
ない。このことから、第２の実施の形態で説明したよう
に、ＮＭＯＳとＰＭＯＳでは異なるバーズビーク絶縁膜
を形成するとよい。すなわち、ＮＭＯＳには表１に示し
たようなバーズビーク絶縁膜（Ｉ）を形成し、ＰＭＯＳ
には表１に示したようなバーズビーク絶縁膜（ＩＩ）を
形成する。このようにして、半導体装置の全体の性能が
向上する。
の状態（Ｉｏｎ）では、バーズビーク絶縁膜（Ｉ）の場
合の方がバーズビーク絶縁膜（ＩＩ）の場合よりＭＯＳ
トランジスタの動作速度が高い。しかし、オフの状態
（Ｉｏｆｆ）では、リーク電流は同程度である。これに
対して、ＰＭＯＳの場合、オフの状態（Ｉｏｆｆ）で
は、バーズビーク絶縁膜（ＩＩ）の場合の方がバーズビ
ーク絶縁膜（Ｉ）の場合よりＭＯＳトランジスタのリー
ク電流が大幅に減少する。この場合、オンの状態（Ｉｏ
ｎ）では、ＭＯＳトランジスタの動作速度に大きな差は
ない。このことから、第２の実施の形態で説明したよう
に、ＮＭＯＳとＰＭＯＳでは異なるバーズビーク絶縁膜
を形成するとよい。すなわち、ＮＭＯＳには表１に示し
たようなバーズビーク絶縁膜（Ｉ）を形成し、ＰＭＯＳ
には表１に示したようなバーズビーク絶縁膜（ＩＩ）を
形成する。このようにして、半導体装置の全体の性能が
向上する。
【００５４】ここで、ＰＭＯＳのゲート電極はポリサイ
ド構造であり、その多結晶シリコン膜にはリン等のＮ型
不純物がドープされている。このような構造のＰＭＯＳ
はいわゆる埋め込みチャネル型となり、その表面チャネ
ル型の場合よりもバンド間トンネルは生じ易い。
ド構造であり、その多結晶シリコン膜にはリン等のＮ型
不純物がドープされている。このような構造のＰＭＯＳ
はいわゆる埋め込みチャネル型となり、その表面チャネ
ル型の場合よりもバンド間トンネルは生じ易い。
【００５５】
【表２】
【００５６】表２は、半導体装置の入出力回路部と内部
回路部のＮＭＯＳについて、そのオフの状態（Ｉｏｆ
ｆ）でのリーク電流を比較したものである。表２から、
入出力部では、バーズビーク絶縁膜（ＩＩ）の場合の方
がバーズビーク絶縁膜（Ｉ）の場合よりＭＯＳトランジ
スタのリーク電流が大幅に減少する。これに対して、内
部の場合、上記リーク電流に大きな差はない。これは、
一般的に半導体装置の外部回路である入出力回路部での
動作電圧が内部回路の動作電圧より高くなるからであ
る。
回路部のＮＭＯＳについて、そのオフの状態（Ｉｏｆ
ｆ）でのリーク電流を比較したものである。表２から、
入出力部では、バーズビーク絶縁膜（ＩＩ）の場合の方
がバーズビーク絶縁膜（Ｉ）の場合よりＭＯＳトランジ
スタのリーク電流が大幅に減少する。これに対して、内
部の場合、上記リーク電流に大きな差はない。これは、
一般的に半導体装置の外部回路である入出力回路部での
動作電圧が内部回路の動作電圧より高くなるからであ
る。
【００５７】このことから、入出力回路部と内部回路部
で異なるバーズビーク絶縁膜を形成するとよい。すなわ
ち、入出力回路部には表２に示したようなバーズビーク
絶縁膜（ＩＩ）を形成し、内部回路部には表２に示した
ようなバーズビーク絶縁膜（Ｉ）を形成する。このよう
にして、半導体装置の全体の性能が向上する。
で異なるバーズビーク絶縁膜を形成するとよい。すなわ
ち、入出力回路部には表２に示したようなバーズビーク
絶縁膜（ＩＩ）を形成し、内部回路部には表２に示した
ようなバーズビーク絶縁膜（Ｉ）を形成する。このよう
にして、半導体装置の全体の性能が向上する。
【００５８】上記の実施の形態では、ゲート電極は、高
融点金属シリサイド層／多結晶シリコン層のポリサイド
構造であった。本発明は、ゲート電極が高融点金属層／
多結晶シリコン層の積層構造でも同様に適用できる。
融点金属シリサイド層／多結晶シリコン層のポリサイド
構造であった。本発明は、ゲート電極が高融点金属層／
多結晶シリコン層の積層構造でも同様に適用できる。
【００５９】なお、本発明は上記実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得ることは明らかである。
【００６０】
【発明の効果】本発明では、半導体装置を構成するＭＯ
Ｓトランジスタにおいて、ゲート電極の端部でソース・
ドレイン拡散層とオーバラップする領域にゲート絶縁膜
よりも膜厚の厚いバーズビーク絶縁膜が形成される。あ
るいは、半導体装置を構成する複数のＭＯＳトランジス
タにおいて、複数の異なる形状のバーズビーク絶縁膜が
上記複数のＭＯＳトランジスタにそれぞれ形成される。
Ｓトランジスタにおいて、ゲート電極の端部でソース・
ドレイン拡散層とオーバラップする領域にゲート絶縁膜
よりも膜厚の厚いバーズビーク絶縁膜が形成される。あ
るいは、半導体装置を構成する複数のＭＯＳトランジス
タにおいて、複数の異なる形状のバーズビーク絶縁膜が
上記複数のＭＯＳトランジスタにそれぞれ形成される。
【００６１】このために、前述したように、ＭＯＳトラ
ンジスタのドレイン領域でのバンド・ベンディングによ
るバンド間トンネル現象は簡便に解消される。そして、
ドレイン領域でのリーク電流は大幅に低減されるように
なる。更に、半導体装置内の回路において昇圧回路を構
成するＭＯＳトランジスタのようにドレイン電圧が高く
なる回路構成に従ってバーズビーク絶縁膜を選択的に形
成できるために、バンド間トンネル現象によるリーク電
流防止のための回路的な工夫が必要でなくなり簡単な回
路で済むようになる。
ンジスタのドレイン領域でのバンド・ベンディングによ
るバンド間トンネル現象は簡便に解消される。そして、
ドレイン領域でのリーク電流は大幅に低減されるように
なる。更に、半導体装置内の回路において昇圧回路を構
成するＭＯＳトランジスタのようにドレイン電圧が高く
なる回路構成に従ってバーズビーク絶縁膜を選択的に形
成できるために、バンド間トンネル現象によるリーク電
流防止のための回路的な工夫が必要でなくなり簡単な回
路で済むようになる。
【００６２】そして、ＭＯＳトランジスタのバンド間ト
ンネルによるリーク電流の低減とＭＯＳトランジスタの
動作速度の向上との両立が容易になり、半導体装置の高
性能化が容易になる。
ンネルによるリーク電流の低減とＭＯＳトランジスタの
動作速度の向上との両立が容易になり、半導体装置の高
性能化が容易になる。
【００６３】また、ＭＯＳトランジスタの微細化および
半導体装置の高密度化あるいは高集積化が容易になる。
半導体装置の高密度化あるいは高集積化が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図２】本発明の効果を説明するためのリーク電流のグ
ラフである。
ラフである。
【図３】本発明の効果を説明するためのメモリセルの保
持特性のグラフである。
持特性のグラフである。
【図４】本発明の第２の実施の形態を説明するためのＭ
ＯＳＦＥＴの製造工程順の断面図である。
ＯＳＦＥＴの製造工程順の断面図である。
【図５】上記ＭＯＳＦＥＴの製造工程の続きを示す断面
図である。
図である。
【図６】本発明の第３の実施の形態を説明するためのＭ
ＯＳＦＥＴの製造工程順の断面図である。
ＯＳＦＥＴの製造工程順の断面図である。
【図７】上記ＭＯＳＦＥＴの製造工程の続きを示す断面
図である。
図である。
【図８】上記第３の実施の形態で用いるイオン注入の効
果を示すグラフである。
果を示すグラフである。
【図９】上記第３の実施の形態で用いるイオン注入の効
果を示すグラフである。
果を示すグラフである。
【図１０】バンド間トンネルを説明するためのＭＯＳＦ
ＥＴの断面図及びバンドダイヤグラムである。
ＥＴの断面図及びバンドダイヤグラムである。
１，１１，３１ シリコン基板 ２，１３，３２ ゲート絶縁膜 ３，１５，２１，３３ ゲート電極 ４，１７，１７ａ，１７ｂ，３６ バーズビーク絶縁
膜 ５，３９，４１ ソース・ドレイン拡散層 ６，７，１８，１８ａ，１８ｂ，３７，３８ 保護絶
縁膜 １４ Ｎウェル層 １６ 導電体層 ２２ Ｐ型ソース・ドレイン拡散層 ２３ Ｎ型ソース・ドレイン拡散層 ３４ 斜めイオン ３５ 不純物注入層 ４０ サイドウォール絶縁膜
膜 ５，３９，４１ ソース・ドレイン拡散層 ６，７，１８，１８ａ，１８ｂ，３７，３８ 保護絶
縁膜 １４ Ｎウェル層 １６ 導電体層 ２２ Ｐ型ソース・ドレイン拡散層 ２３ Ｎ型ソース・ドレイン拡散層 ３４ 斜めイオン ３５ 不純物注入層 ４０ サイドウォール絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３０１Ｌ 21/8242 29/43 21/336 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD26 DD65 EE03 FF13 FF14 GG09 GG10 GG16 5F040 DA02 DB03 DC01 EC07 EC12 EC13 EF02 EK05 FA05 FB02 FB04 FC02 FC13 5F048 AA01 AA07 AB01 AC01 AC03 BB06 BB08 BB09 BB11 BB16 BB18 BC06 BE03 BG14 DA00 DA17 DA25 DA30 5F083 AD01 AD10 GA06 GA11 GA24 GA28 GA30 JA32 JA35 JA39 JA53 NA01 PR13 PR37
Claims (10)
- 【請求項１】 絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタという）において、ゲート電極
を挟んで形成されたソース・ドレイン拡散層のうち前記
ゲート電極とオーバラップする領域のゲート絶縁膜が、
前記ＭＯＳトランジスタのチャネル領域上のゲート絶縁
膜よりも膜厚の厚いバーズビーク絶縁膜で形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 半導体装置を構成する複数のＭＯＳトラ
ンジスタにおいて、ゲート電極の端部でソース・ドレイ
ン拡散層とオーバラップする領域に、複数の形状の異な
るバーズビーク絶縁膜が前記複数のＭＯＳトランジスタ
にそれぞれ形成されていることを特徴とする半導体装
置。 - 【請求項３】 半導体装置を構成するＰチャネル型ＭＯ
ＳトランジスタとＮチャネル型ＭＯＳトランジスタにそ
れぞれ形状の異なるバーズビーク絶縁膜が形成されてい
ることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記バーズビーク絶縁膜は、半導体基板
上にゲート絶縁膜およびゲート電極を形成した後の酸化
雰囲気での熱処理で形成されていることを特徴とする請
求項１、請求項２または請求項３記載の半導体装置。 - 【請求項５】 前記ソース・ドレイン拡散層がＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であ
ることを特徴とする請求項１から請求項４のうち１つの
請求項に記載の半導体装置。 - 【請求項６】 半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜を被覆する一導電型の多
結晶シリコン膜あるいは前記多結晶シリコン膜上に高融
点金属膜あるいは高融点金属シリサイド膜を堆積して導
電体膜を形成する工程と、 前記導電体膜をパターニングして第１のＭＯＳトランジ
スタのゲート電極を形成する工程と、その後、前記半導
体基板表面および第１のＭＯＳトランジスタのゲート電
極表面を酸化雰囲気で熱処理し前記ゲート電極の端部に
バーズビーク絶縁膜を形成する工程と、 前記導電体膜を再度パターニングして第２のＭＯＳトラ
ンジスタのゲート電極を形成する工程とその後、前記半
導体基板表面、前記第１のＭＯＳトランジスタのゲート
電極表面および前記第２のＭＯＳトランジスタのゲート
電極表面を酸化雰囲気で熱処理し前記第１のＭＯＳトラ
ンジスタのゲート電極の端部と前記第２のＭＯＳトラン
ジスタのゲート電極の端部とで互いに異なる形状のバー
ズビーク絶縁膜を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項７】 半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜を被覆する一導電型の多
結晶シリコン膜あるいは前記多結晶シリコン膜上に高融
点金属膜あるいは高融点金属シリサイド膜を堆積して導
電体膜を形成する工程と、 前記導電体膜をパターニングして複数のＭＯＳトランジ
スタのゲート電極を形成する工程と、 前記複数のＭＯＳトランジスタのうち所定のＭＯＳトラ
ンジスタ形成領域に選択的に、熱酸化を増速させる不純
物を導入する工程と、 前記半導体基板表面を酸化雰囲気で熱処理し前記複数の
ＭＯＳトランジスタのゲート電極の端部に膜厚の異なる
複数種のバーズビーク絶縁膜を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記不純物の導入する工程において、導
入する不純物がリン、ヒ素、ハロゲンあるいは希ガスの
原子を含んだものであることを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項９】 前記不純物の導入が斜めイオン注入で行
われることを特徴とする請求項８記載の半導体装置の製
造方法。 - 【請求項１０】 前記イオン注入において、半導体装置
上の場所により異なるドーズ量のイオンを注入し、該ド
ーズ量に応じて前記ビーズビーク絶縁膜の膜厚を変化さ
せることを特徴とする請求項９記載の半導体装置の製造
方法。
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