JPS6410107B2 - - Google Patents
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- JPS6410107B2 JPS6410107B2 JP54097659A JP9765979A JPS6410107B2 JP S6410107 B2 JPS6410107 B2 JP S6410107B2 JP 54097659 A JP54097659 A JP 54097659A JP 9765979 A JP9765979 A JP 9765979A JP S6410107 B2 JPS6410107 B2 JP S6410107B2
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特に
電界効果トランジスタのサイズを小さくし得る半
導体装置の製造方法に関する。
電界効果トランジスタのサイズを小さくし得る半
導体装置の製造方法に関する。
従来、半導体装置の中で、集積回路ICの構成
素子を、微小化するために多大な努力が払われて
きた。構成素子として能動的な働きをするものと
してバイポーラトランジスタとMOSトランジス
タがあるが、後者の方が、微小化に対して一般に
有利と考えられ、特にメモリーの分野でMOS−
ICの高密度化が非常な勢いで実現されている。
MOSトランジスタの標準的な構造は第1図に示
される様に、寸法的に考え、微小化の制限要因と
なつている領域がいくつかある。1はシリコン基
体で、Nチヤネルトランジスタの場合は、P型を
用いる。2はフイールド酸化膜、3はゲート酸化
膜、4は多結晶シリコンゲート、5と6はそれぞ
れ、ソース・ドレインのN+拡散層、7はPSG膜、
8と9はソース・ドレインの電極10,11と、
拡散層5,6の接触穴(コンタクトホール)であ
る。第1図から明らかな様に、MOSトランジス
タの占める面積は、結局ゲート領域4とソース・
ドレイン領域5,6である。ここで、ゲート領域
は、トランジスタの特性を決めるために設計上の
必要等から、寸法が決まるが、拡散層5,6は、
特性を支配するものではないことは明らかで、そ
の大きさはむしろコンタクトホール8,9の位置
合せ精度からくる制限により決まる。
素子を、微小化するために多大な努力が払われて
きた。構成素子として能動的な働きをするものと
してバイポーラトランジスタとMOSトランジス
タがあるが、後者の方が、微小化に対して一般に
有利と考えられ、特にメモリーの分野でMOS−
ICの高密度化が非常な勢いで実現されている。
MOSトランジスタの標準的な構造は第1図に示
される様に、寸法的に考え、微小化の制限要因と
なつている領域がいくつかある。1はシリコン基
体で、Nチヤネルトランジスタの場合は、P型を
用いる。2はフイールド酸化膜、3はゲート酸化
膜、4は多結晶シリコンゲート、5と6はそれぞ
れ、ソース・ドレインのN+拡散層、7はPSG膜、
8と9はソース・ドレインの電極10,11と、
拡散層5,6の接触穴(コンタクトホール)であ
る。第1図から明らかな様に、MOSトランジス
タの占める面積は、結局ゲート領域4とソース・
ドレイン領域5,6である。ここで、ゲート領域
は、トランジスタの特性を決めるために設計上の
必要等から、寸法が決まるが、拡散層5,6は、
特性を支配するものではないことは明らかで、そ
の大きさはむしろコンタクトホール8,9の位置
合せ精度からくる制限により決まる。
本発明は、従来のMOSトランジスタの寸法制
限のない新しい製造方法を提供するものである。
本発明の重要な点は、シリコン基板を直接的に反
応せしめて生成したシリコン熱窒化膜をゲート絶
縁膜に用いる所であり、該シリコン熱窒化膜の不
純物拡散マスク効果、酸化マスク効果を利用する
ことにより、実質的に、コンタクトホールとソー
ス・ドレイン領域をセルフアライン(自動位置合
せ)することを可能にしたものである。
限のない新しい製造方法を提供するものである。
本発明の重要な点は、シリコン基板を直接的に反
応せしめて生成したシリコン熱窒化膜をゲート絶
縁膜に用いる所であり、該シリコン熱窒化膜の不
純物拡散マスク効果、酸化マスク効果を利用する
ことにより、実質的に、コンタクトホールとソー
ス・ドレイン領域をセルフアライン(自動位置合
せ)することを可能にしたものである。
次に、本発明の具体的な実施例について説明す
る。
る。
第2図は、本発明の一実施例である。1は、P
型シリコン基体で、Nチヤネルトランジスタを例
に上げている。2はフイールド酸化膜で約8000Å
であり、フイールド酸化膜2の付着していない領
域において、純化したNH3ガス中で1200℃、1
時間の熱処理により、約50ÅのSi熱窒化膜12を
付着する。シリコン窒化膜12の付着方法は、他
にN2,N2H4等窒素を含む雰囲気であれば良い
し、プラズマを用いることによつて、加速及び低
温化あるいは、厚膜化を達成することもできる。
次に必要ならばトランジスタのしきい値電圧VTH
を決めるためのB+イオン13を例えば30KeVに
て1×1011〜1×1014の濃度〔cm-2〕に打ち込む。
(第2図A)この注入はSi熱窒化の前に行う事も
可能である。
型シリコン基体で、Nチヤネルトランジスタを例
に上げている。2はフイールド酸化膜で約8000Å
であり、フイールド酸化膜2の付着していない領
域において、純化したNH3ガス中で1200℃、1
時間の熱処理により、約50ÅのSi熱窒化膜12を
付着する。シリコン窒化膜12の付着方法は、他
にN2,N2H4等窒素を含む雰囲気であれば良い
し、プラズマを用いることによつて、加速及び低
温化あるいは、厚膜化を達成することもできる。
次に必要ならばトランジスタのしきい値電圧VTH
を決めるためのB+イオン13を例えば30KeVに
て1×1011〜1×1014の濃度〔cm-2〕に打ち込む。
(第2図A)この注入はSi熱窒化の前に行う事も
可能である。
14は、チヤネルドープ層である。
次に、多結晶Siを約5000Å付着し、ゲート電極
構造15にパターニングする。次に、P+あるい
はAs+16を150KeVにて、2×1015cm-2に打ち
込み、電極15へのドーピング及び、ソース・ド
レイン領域17,18のドーピングを行う。(第
2図B) 次に、1000℃ウエツト酸素中にて加熱し、ゲー
ト15の表面及びエツジにSiO2膜19を約4000
Åを生成する。(第2図C)この時注入したP+又
はAs+は活性化されてドナーとして働く様にな
り、ソース・ドレイン領域17,18ができる。
この工程にて、Si熱窒化膜12が露出している面
も、徐々に酸化されるが、高々100Å程度であり、
酸化膜19とは、2桁以上の膜厚の差がある。ま
た、ゲート15へドープした、ドナーとなるP又
はAsの原子は、シリコン窒化膜12によつて、
拡散がさえぎられているため、基板1へ侵入する
ことは全くない。
構造15にパターニングする。次に、P+あるい
はAs+16を150KeVにて、2×1015cm-2に打ち
込み、電極15へのドーピング及び、ソース・ド
レイン領域17,18のドーピングを行う。(第
2図B) 次に、1000℃ウエツト酸素中にて加熱し、ゲー
ト15の表面及びエツジにSiO2膜19を約4000
Åを生成する。(第2図C)この時注入したP+又
はAs+は活性化されてドナーとして働く様にな
り、ソース・ドレイン領域17,18ができる。
この工程にて、Si熱窒化膜12が露出している面
も、徐々に酸化されるが、高々100Å程度であり、
酸化膜19とは、2桁以上の膜厚の差がある。ま
た、ゲート15へドープした、ドナーとなるP又
はAsの原子は、シリコン窒化膜12によつて、
拡散がさえぎられているため、基板1へ侵入する
ことは全くない。
次に、ソース・ドレイン17,18の窒化酸化
膜12をりん酸及び弗酸で除去し、基板1の露出
面20,21を出す。(第2図D)窒化膜12の
除去後もゲート15上には3000Å以上のSiO2が
残つている事が本発明の重要な点である。次に、
通常のアルミニウムの蒸着、パターニングを施し
てて22,23に示されるソース・ドレイン電極
を形成することにより、トランジスタが製造完了
する。(第2図E) 本実施例で明らかな様に、本発明は、ソース・
ドレインのコンタクトホールと、N+拡散層を自
動位置決めできる特徴があり、コンタクトホール
のエツチングは該Si熱窒化膜がいわゆるオキシナ
イトライド化しているため容易である。さらにゲ
ート領域は、Si熱窒化膜があり、不純物拡散マス
クとして有効に働く上、絶縁膜中にキヤリアトラ
ツプ領域を形成しない特徴を併せて持つている。
膜12をりん酸及び弗酸で除去し、基板1の露出
面20,21を出す。(第2図D)窒化膜12の
除去後もゲート15上には3000Å以上のSiO2が
残つている事が本発明の重要な点である。次に、
通常のアルミニウムの蒸着、パターニングを施し
てて22,23に示されるソース・ドレイン電極
を形成することにより、トランジスタが製造完了
する。(第2図E) 本実施例で明らかな様に、本発明は、ソース・
ドレインのコンタクトホールと、N+拡散層を自
動位置決めできる特徴があり、コンタクトホール
のエツチングは該Si熱窒化膜がいわゆるオキシナ
イトライド化しているため容易である。さらにゲ
ート領域は、Si熱窒化膜があり、不純物拡散マス
クとして有効に働く上、絶縁膜中にキヤリアトラ
ツプ領域を形成しない特徴を併せて持つている。
以上より従来の短チヤネル化したMOSトラン
ジスタに比べて約40%の面積の縮小が可能であ
り、又ドレイン領域を従来より、小さく形成でき
るため、ドレイン接合容量を低減でき、高速化が
可能となる。従つて本発明は大容量高密度メモリ
ーや高集積ロジツク素子として実用的価値が大き
い。
ジスタに比べて約40%の面積の縮小が可能であ
り、又ドレイン領域を従来より、小さく形成でき
るため、ドレイン接合容量を低減でき、高速化が
可能となる。従つて本発明は大容量高密度メモリ
ーや高集積ロジツク素子として実用的価値が大き
い。
又、本発明の実施例に於ては、ソース・ドレイ
ン領域の形成は、P+又はAs+のイオン注入に依つ
たがこれに限るものでなく、通常のガス拡散によ
つても可能である。その場合は、ソース・ドレイ
ン領域上のシリコン窒化膜12をエツチした後、
行う事ができる。
ン領域の形成は、P+又はAs+のイオン注入に依つ
たがこれに限るものでなく、通常のガス拡散によ
つても可能である。その場合は、ソース・ドレイ
ン領域上のシリコン窒化膜12をエツチした後、
行う事ができる。
又、多結晶シリコンゲートへのドーピングも、
多結晶シリコンを付着する時に行つてもよく、後
の工程で、ソース・ドレイン領域の形成とは独立
して行つてもよいことは明らかで、任意に選択で
きる。更に、シリコンゲートの抵抗減少のため、
MOSi2,Pt2Siなどのシリサイドを用いて実施す
ることも可能である。
多結晶シリコンを付着する時に行つてもよく、後
の工程で、ソース・ドレイン領域の形成とは独立
して行つてもよいことは明らかで、任意に選択で
きる。更に、シリコンゲートの抵抗減少のため、
MOSi2,Pt2Siなどのシリサイドを用いて実施す
ることも可能である。
他の実施例を第3図に示す。第3図は、ダイナ
ミツクメモリーの製造工程に、本発明を実施した
例である。第3図Aにて1はP型シリコン基体、
2は、フイールド酸化膜、12は、第2図と同様
にして生成したシリコン基体のの熱窒化膜であ
る。24は3000Åの多結晶シリコンを付着してパ
ターニングして形成した、電荷を蓄積する容量用
ゲートである。(第3図B)次に、1000℃ウエツ
ト酸素中で加熱処理して、容量用ゲート24の酸
化により、2000Åの酸化膜25を形成する。(第
3図C)この時、露出しているシリコン窒化膜1
2の1部は、酸化され、やや膜厚が増加するが、
生成する窒化酸化膜26と酸化膜25とには2桁
以上の膜厚比がある。窒化酸化膜26はそのま
ま、トランジスタのゲート絶縁膜として使用でき
るが、ここでは、新にゲート酸化膜を付着する例
を説明する。膜26をエツチオフした後、1000℃
乾繰酸素中で加熱し、700Åの酸化膜27を形成
する。(第3図D)次に、トランジスタのゲート
となる多結晶シリコン28を付着して、パターン
ニングする。(第3図E)この時、両ゲート24,
28の絶縁は2000Å以上の厚い酸化膜25で行わ
れているため実質的に短絡することはない。
ミツクメモリーの製造工程に、本発明を実施した
例である。第3図Aにて1はP型シリコン基体、
2は、フイールド酸化膜、12は、第2図と同様
にして生成したシリコン基体のの熱窒化膜であ
る。24は3000Åの多結晶シリコンを付着してパ
ターニングして形成した、電荷を蓄積する容量用
ゲートである。(第3図B)次に、1000℃ウエツ
ト酸素中で加熱処理して、容量用ゲート24の酸
化により、2000Åの酸化膜25を形成する。(第
3図C)この時、露出しているシリコン窒化膜1
2の1部は、酸化され、やや膜厚が増加するが、
生成する窒化酸化膜26と酸化膜25とには2桁
以上の膜厚比がある。窒化酸化膜26はそのま
ま、トランジスタのゲート絶縁膜として使用でき
るが、ここでは、新にゲート酸化膜を付着する例
を説明する。膜26をエツチオフした後、1000℃
乾繰酸素中で加熱し、700Åの酸化膜27を形成
する。(第3図D)次に、トランジスタのゲート
となる多結晶シリコン28を付着して、パターン
ニングする。(第3図E)この時、両ゲート24,
28の絶縁は2000Å以上の厚い酸化膜25で行わ
れているため実質的に短絡することはない。
このことは、従来の酸化膜をシリコン窒化膜の
代りに用いた工程と大きく異る所であり、本発明
の実施により、高い製造歩留りを得ることができ
る。次に、P+のイオン注入等により、ビツト線
のN+拡散層29を形成して、工程を完了する。
(第3図F)本発明では、容量は、シリコン窒化
膜12を絶縁膜として用いる容量ゲート24と基
板間の容量素子により形成されており、絶縁膜が
シリコン熱窒化膜であることから同じ膜厚でも
SiO2より50%大きい容量を形成でき、メモリー
セルとして有利である。
代りに用いた工程と大きく異る所であり、本発明
の実施により、高い製造歩留りを得ることができ
る。次に、P+のイオン注入等により、ビツト線
のN+拡散層29を形成して、工程を完了する。
(第3図F)本発明では、容量は、シリコン窒化
膜12を絶縁膜として用いる容量ゲート24と基
板間の容量素子により形成されており、絶縁膜が
シリコン熱窒化膜であることから同じ膜厚でも
SiO2より50%大きい容量を形成でき、メモリー
セルとして有利である。
以上の本発明の実施例においては、シリコン基
体を直接窒素を含む雰囲気で反応せしめて形成し
たシリコン窒化膜を用いているが、該シリコン窒
化膜は、酸素の不純物を含んでいても実質的に、
酸化マスク効果、不純物拡散マスク効果を有して
いるものであれば良く、いわゆるシリコンオキシ
ナイトライドを用いることができる。
体を直接窒素を含む雰囲気で反応せしめて形成し
たシリコン窒化膜を用いているが、該シリコン窒
化膜は、酸素の不純物を含んでいても実質的に、
酸化マスク効果、不純物拡散マスク効果を有して
いるものであれば良く、いわゆるシリコンオキシ
ナイトライドを用いることができる。
第1図は従来のMOSトランジスタの断面図、
第2図は本発明の一実施例であつてMISトランジ
スタの製造過程を示す基板の断面図、第3図は、
本発明の他の実施例であつて、ダイナミツクメモ
リーの製造過程を示す断面図である。 図中、1はシリコン基板、2はフイールド酸化
膜、12は熱窒化で生成したシリコン窒化膜、1
5はシリコンゲート、17はソース、18はドレ
イン、19は酸化膜、20と21は酸化膜19,
2をマスクとして露出したシリコン面、22と2
3はソース、ドレインの電極、24は容量用ゲー
ト、26は窒化膜12の酸化膜、27は再酸化
膜、28はトランジスタのゲート、29はビツト
線拡散層を示す。
第2図は本発明の一実施例であつてMISトランジ
スタの製造過程を示す基板の断面図、第3図は、
本発明の他の実施例であつて、ダイナミツクメモ
リーの製造過程を示す断面図である。 図中、1はシリコン基板、2はフイールド酸化
膜、12は熱窒化で生成したシリコン窒化膜、1
5はシリコンゲート、17はソース、18はドレ
イン、19は酸化膜、20と21は酸化膜19,
2をマスクとして露出したシリコン面、22と2
3はソース、ドレインの電極、24は容量用ゲー
ト、26は窒化膜12の酸化膜、27は再酸化
膜、28はトランジスタのゲート、29はビツト
線拡散層を示す。
Claims (1)
- 【特許請求の範囲】 1 半導体基板表面に選択的に酸化膜を形成し、
該酸化膜で囲まれ、表出した該半導体基板の表面
層を、窒素を含む雰囲気中で直接反応せしめて熱
窒化膜に変換し、 該熱窒化膜上の所望の領域にシリコン又はシリ
サイドよりなる被覆層を選択的に形成し、 次いで、酸化処理を施こすことにより該被覆層
の表面を酸化して酸化膜を選択的に形成すると共
に表出している熱窒化膜をオキシナイトライド化
し、 次いで、該オキシナイトライド化された熱窒化
膜を除去する工程が含まれてなることを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9765979A JPS5621372A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
EP80302488A EP0024125B1 (en) | 1979-07-31 | 1980-07-23 | Process for producing a semiconductor device |
DE8080302488T DE3071446D1 (en) | 1979-07-31 | 1980-07-23 | Process for producing a semiconductor device |
IE1591/80A IE51961B1 (en) | 1979-07-31 | 1980-07-30 | Process for producing a semiconductor structure |
US06/174,134 US4343657A (en) | 1979-07-31 | 1980-07-31 | Process for producing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9765979A JPS5621372A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5621372A JPS5621372A (en) | 1981-02-27 |
JPS6410107B2 true JPS6410107B2 (ja) | 1989-02-21 |
Family
ID=14198186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9765979A Granted JPS5621372A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
Country Status (5)
Country | Link |
---|---|
US (1) | US4343657A (ja) |
EP (1) | EP0024125B1 (ja) |
JP (1) | JPS5621372A (ja) |
DE (1) | DE3071446D1 (ja) |
IE (1) | IE51961B1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4403394A (en) * | 1980-12-17 | 1983-09-13 | International Business Machines Corporation | Formation of bit lines for ram device |
JPS57113264A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Manufacture of mis type capacitor |
US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
US4486943A (en) * | 1981-12-16 | 1984-12-11 | Inmos Corporation | Zero drain overlap and self aligned contact method for MOS devices |
NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
DE3329074A1 (de) * | 1983-08-11 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Verhinderung der oxidationsmitteldiffusion bei der herstellung von halbleiterschichtanordnungen |
KR890004962B1 (ko) * | 1985-02-08 | 1989-12-02 | 가부시끼가이샤 도오시바 | 반도체장치 및 그 제조방법 |
KR900000065B1 (ko) * | 1985-08-13 | 1990-01-19 | 가부시끼가이샤 도오시바 | 독출전용 반도체기억장치와 그 제조방법 |
US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
JPS62198153A (ja) * | 1986-02-26 | 1987-09-01 | Nec Corp | 半導体装置 |
GB2206994A (en) * | 1987-06-08 | 1989-01-18 | Philips Electronic Associated | Semiconductor device |
JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
US5874766A (en) * | 1988-12-20 | 1999-02-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an oxynitride film |
US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
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US6177339B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
US6403442B1 (en) | 1999-09-02 | 2002-06-11 | Micron Technology, Inc. | Methods of forming capacitors and resultant capacitor structures |
US7561277B2 (en) * | 2006-05-19 | 2009-07-14 | New Jersey Institute Of Technology | MEMS fiber optic microphone |
US20080075404A1 (en) * | 2006-05-19 | 2008-03-27 | New Jersey Institute Of Technology | Aligned embossed diaphragm based fiber optic sensor |
WO2008100266A2 (en) * | 2006-05-19 | 2008-08-21 | New Jersey Institute Of Technology | Mems fiber optic microphone |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE1621522B2 (de) * | 1967-05-13 | 1975-04-30 | Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm | Verfahren zum Einbringen von nicht als Diffusionsmaske wirkenden Schichten oder von Öffnungen in eine, einen Halbleiterkörper bedeckende Siliziumnitridschicht |
US3657030A (en) * | 1970-07-31 | 1972-04-18 | Bell Telephone Labor Inc | Technique for masking silicon nitride during phosphoric acid etching |
US3793090A (en) * | 1972-11-21 | 1974-02-19 | Ibm | Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics |
US3841918A (en) * | 1972-12-01 | 1974-10-15 | Bell Telephone Labor Inc | Method of integrated circuit fabrication |
US3867196A (en) * | 1974-03-11 | 1975-02-18 | Smc Microsystems Corp | Method for selectively establishing regions of different surface charge densities in a silicon wafer |
NL7506594A (nl) * | 1975-06-04 | 1976-12-07 | Philips Nv | Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze. |
US4105805A (en) * | 1976-12-29 | 1978-08-08 | The United States Of America As Represented By The Secretary Of The Army | Formation of metal nitride oxide semiconductor (MNOS) by ion implantation of oxygen through a silicon nitride layer |
US4158717A (en) * | 1977-02-14 | 1979-06-19 | Varian Associates, Inc. | Silicon nitride film and method of deposition |
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US4136434A (en) * | 1977-06-10 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Fabrication of small contact openings in large-scale-integrated devices |
GB2021863B (en) * | 1978-05-26 | 1983-02-02 | Rockwell International Corp | Method of making integrated circuits |
DE2967538D1 (en) * | 1978-06-14 | 1985-12-05 | Fujitsu Ltd | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
DE2832388C2 (de) * | 1978-07-24 | 1986-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
JPS5530846A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
-
1979
- 1979-07-31 JP JP9765979A patent/JPS5621372A/ja active Granted
-
1980
- 1980-07-23 EP EP80302488A patent/EP0024125B1/en not_active Expired
- 1980-07-23 DE DE8080302488T patent/DE3071446D1/de not_active Expired
- 1980-07-30 IE IE1591/80A patent/IE51961B1/en not_active IP Right Cessation
- 1980-07-31 US US06/174,134 patent/US4343657A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0024125A1 (en) | 1981-02-25 |
DE3071446D1 (en) | 1986-04-03 |
IE801591L (en) | 1981-01-31 |
EP0024125B1 (en) | 1986-02-26 |
JPS5621372A (en) | 1981-02-27 |
IE51961B1 (en) | 1987-05-13 |
US4343657A (en) | 1982-08-10 |
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