JPS5950101B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置の製法に関する。

さらに詳しくは、ＭＩＳ形コンデンサを組み込んだメモ
リＬＳＩの製法に関する。従来から歩留まりに影響する
レイアウトの単純さとセル面積からみて、最も高集積に
適するメモリセルとして、第１図にそのセル回路を略示
するような１個のＭＯＳ形トランジスタＴとコンデンサ
Ｃを用いた１トランジスタ型メモリセルが注目されてい
る。

なお、同図において、Ｗはワード線、Ｄはデータ線を示
すものである。このメモリセルにおけるセル面積は、回
路技術特に高感度アンプの投影、チップ内での複数個の
アンプのばらつき、並びにアレイ内の雑音特性に強く依
存するために、可及的に小とする必要がある。

そのため、従来からプロセスあるいはレイアウトの改良
で、小面積で大きな容量を有するコンデンサを実現する
各種の試みが行なわれている。このような小面積で大き
な容量を有するコンデンサＣとしては、第２図にその断
面図を略示するように、シリコンゲートＭＯＳ形トラン
ジスタＴを形成しているシリコン基板１におけるＮ゛型
層１ａを下部電極とし、誘電体膜として誘電率の大きな
材料である窒化シリコン膜２をゲート酸化膜２ａ程度の
膜厚をもつて使用し、上部電極としてゲート電極として
の多結晶シリコン膜３ａと同時に形成することができる
多結晶シリコン膜３を用いる構造のものが考えられる。
なお、第２図において、１ａは、ソースまたはドレイン
となるＮ゛ ・型層である。しかしながら、この種のＭ
ＩＳ形コンデンサＣにおける占有面積を小とするために
、誘電体膜である窒化シリコン膜２の膜厚をゲート絶縁
膜程度の１０００Λ以下というような薄いものにし、も
つて小面積で大容量のものを得ようとすると、窒化シリ
コン膜２をＣＶＤ法等で形成する際、ピンホールが数個
／ｃｍ２程度発生して上部電極と下部電極がショートす
る問題がある。そのため、窒化シリコン膜２は、膜厚を
大きく形成してピンホールの影響を未然に防ぐ必要があ
り、小面積で大容量のＭＩＳ形コンデンサを形成するこ
とに困難がある。それゆえ、本発明の目的は、上述した
諸問題を解決して、小面積で大容量のＭＩＳ形コンデン
サを有するｌトランジスタ型メモリＬＳＩ等の半導体装
置を得るその製法を提供することにある。

このような目的を達成するために本発明においては、シ
リコン基体に半導体装素子並びにＭＩＳ形コンデンサを
形成する半導体装置の製法において、ＭＩＳ形コンデン
サの誘電体膜となる窒化シリコン膜を形成したのち、熱
酸化処理を行なつて窒化シリコン膜表面を酸化し、しか
る後ＭＩＳ形コンデンサ用電極を形成することを特徴と
する半導体装置の製法とするものである。

以下、本発明の一実施例である１トランジスタ型メモリ
セルからなるメモリＬＳＩの製法を工程順に図面を用い
て詳述する。

（ア）周知技術を用いて第３図にその断面図を略示する
ようなスターチインクマテリアルを製作する。

同図において、１０は、Ｐ型シリコンウエーハ １１は
、フイールド酸化シリコン膜、１２は、ゲート酸化シリ
コン膜、１３は、ゲート電極用多結晶シリコン膜、１４
は、Ｎ＋型ドレイン層、１５は、Ｎ＋型ソース層である
。これは、シリコンゲートＭＯＳＬＳＩを製作するセル
フアライメント方式により容易に得ることができるもの
で、このＮ＋型ドレイン層１４上にＭＩＳ形コンデンサ
を製作しようとするものである。（イ）この種のスター
チインクマテリアル全面にＭＩＳ形コンデンサの誘電体
膜となる窒化シリコン膜１６を形成する（第４図）。

この窒化シリコン膜１６の製作にあたつては、シラン（
ＳｉＨ４）とアンモニア（ＮＨ３）を高周波誘電加熱で
、３ＳｉＨ４＋４ＮＨ３→Ｓｉ３Ｎ４＋（Ｈ２）の化学
反応によつて気相成長させるＣＶＤ法またはスパツタリ
ング法等によつて行なうことができ、その膜厚としては
ゲート酸化シリコン膜１２以下（１０００Å以下）の極
めて薄いものとする。

これは、大容量のＭＩＳ形コンデンサを小面積をもつて
得るためであり、そのため可及的に薄い膜厚の窒化シリ
コン膜１６を形成せんとするものである。膜厚が１００
０Å以下である窒化シリコン膜１６には、薄膜であるこ
とにより、数多くのピンホール１７が形成される（第４
図）。なお、図示上の便宜をはかつて、窒化シリコン膜
１６の膜厚並びにピンホール１７を他と比較して拡大し
て図示している。（ウ）上記ピンホール１７に絶縁物を
埋め込んで絶縁物として良行な窒化シリコン膜１６とす
るために、この窒化シリコン膜１６を水蒸気またｊま酸
素雰囲気などの酸化性雰囲気で１０００℃程度の熱酸化
処理を１時間程度行なう。

この熱酸化処理により窒化シリコン膜１６が熱酸化して
ピンホール１７に酸化シリコン（ＳｉＯ２）が成長し、
このピンホール１７を酸化シリコン１８（第５図におい
て黒くぬりつぶしている個所）によりふさいでしまう。
なお、この窒化シリコン膜１６の熱酸化処理により、そ
の表面も熱酸化されて熱酸化シリコン膜１８ａが成長す
るが、この熱酸化シリコン膜１８ａは極めて薄いもので
あり、ＭＩＳ形コンデンサの誘電体膜としての膜厚は、
窒化シリコン膜１６の膜厚のみによつてほとんど決定し
てしまう。この窒化シリコン膜１６の熱酸化処理により
、ピンホール１７を絶縁物としての熱酸化シリコン１８
がふさいでしまうために、絶縁性の良厚な窒化シリコン
膜１６を得ることができる。

（ニ）窒化シリコン膜１６（厳密には、窒化シリコン膜
１６表面における薄膜の熱酸化シリコン膜１８ａ）全面
にＭＩＳ形コンデンサの上部電極となる低抵抗体に化成
した多結晶シリコン膜１９を設け、フオトリソ技術を用
いてこの多結晶シリコン膜１９並びに窒化シリコン膜１
６を選択除去して上部電極用多結晶シリコン膜１９パタ
ーンを形成する（第６図）。

ついで、ＣＶＤ法によりリンシリケートガラス（ＰＳＧ
）等の表面保護膜２０を形成したのち、これにコンタク
ト穴を設け、アルミニウム真空蒸着とフオトリソ技術を
用いてアルミニウム電極２１，２２を形成する（第７図
）。

上述したように、本発明にかかる１トランジスタ型メモ
リからなるメモリＬＳＩおよびその製法は、ＭＩＳ形コ
ンデンサにおける誘電体膜を誘電率の高い窒化シリコン
膜１６とし、この窒化シリコン膜１６をピンホールの発
生にかまわず極めて薄い膜厚のものを適用できるために
、大容量のＭＩＳ形コンデンサを小面積をもつて得るこ
とができ“る。

したがつて、誘電体膜として薄膜でかつ高い誘電率の窒
化シリコン膜１６を適用したＭＩＳ形コンデンサを製作
することができるため、大容量でかつ小面積のＭＩＳ形
コンデンサを組み込んだメモリＬＳＩとなり、素子寸法
の非常に小さな１トランジスタ型メモリセルを有する高
性能、高集積度なメモリＬＳＩを得ることができる。本
発明は、シリコンゲートＭＳＯ形トランジスタを主体素
子とするメモリＬＳＩの製法に限定することなく、バイ
ポーラトランジスタまたはＭＩＳ形トランジスタを主体
素子とし、これに種々の態様のＭＩＳ形コンデンサを組
み込んだ半導体装置の製法に適用できるものである。

【図面の簡単な説明】

第１図は１トランジスタ型メモリセル回路を示す図、第
２図は、第１図に示すメモリセルとして考えられるメモ
リセル構造を示す断面図、第３図〜第７図は、本発明の
一実施例である１トランジスタ型メモリセルからなるメ
モリＬＳＩの製法を工程順に示す断面図である。 １，１０・・・Ｐ型シリコンウエーハ（基板）、２，１
６・・・窒化シリコン膜、３，１９・・・ＭＩＳ形コン
デンサの上部電極、１１・・・フイールド酸化シリコン
膜、１２，２ａ・・・ゲート酸化シリコン膜、１３，３
ａ・・・ゲート電極、１４，１５，１ａ・・・Ｎ゛型層
、１７・・・ピンホール、１８・・・熱酸化シリコン、
１８ａ・・・熱酸化シリコン膜、２０・・・表面保護膜
、２１，２２・・・アルミニウム電極。

Claims (1)

1. 【特許請求の範囲】 １ シリコン基体に半導体素子並びにＭＩＳ形コンデン
   サを形成する半導体装置の製法において、ＭＩＳ形コン
   デンサの誘電体膜となる窒化シリコン膜を形成したのち
   、熱酸化処理を行なつて窒化シリコン膜表面を酸化し、
   しかる後ＭＩＳ形コンデンサ用電極を形成することを特
   徴とする半導体装置の製法。 ２ 半導体素子はシリコンゲートＭＩＳ形素子であり、
   ＭＩＳ形コンデンサは、１トランジスタ型メモリセルに
   おけるコンデンサである特許請求の範囲第１項記載の半
   導体装置の製法。