JPS5911665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5911665A JPS5911665A JP57120898A JP12089882A JPS5911665A JP S5911665 A JPS5911665 A JP S5911665A JP 57120898 A JP57120898 A JP 57120898A JP 12089882 A JP12089882 A JP 12089882A JP S5911665 A JPS5911665 A JP S5911665A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- nitride film
- oxide film
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/038—Macromolecular compounds which are rendered insoluble or differentially wettable
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置にかかり、とくに半導体基体表面
に構成する集積回路の容量の形成に関するものである。
に構成する集積回路の容量の形成に関するものである。
半導体基体表面を加工して形成される集積回路の技術は
、近年益々その高集積度化、大容量化の方向への進度を
強めている。斯様な高集積度化。
、近年益々その高集積度化、大容量化の方向への進度を
強めている。斯様な高集積度化。
大容量化技術は、該集積回路の回路構成上の簡略化と共
に、該半導体基体表面の加工技術の進歩に強く依存する
。
に、該半導体基体表面の加工技術の進歩に強く依存する
。
特にダイナミックＩＣメモリに於けるＲＡＭ（ランダム
アクセスメモリ）に於いては、情報蓄積部（以下セルと
称す）を１個のトランジスタと１個の情報蓄積容量部で
構成するのが、現在のところ最も上記高集積度化、大容
量化に適したものと考えられているが、該方法での情報
蓄噴方式では、該半導体ペレットの大部分を占めるのは
、前記セル部の情報蓄積容量部面積となる。
アクセスメモリ）に於いては、情報蓄積部（以下セルと
称す）を１個のトランジスタと１個の情報蓄積容量部で
構成するのが、現在のところ最も上記高集積度化、大容
量化に適したものと考えられているが、該方法での情報
蓄噴方式では、該半導体ペレットの大部分を占めるのは
、前記セル部の情報蓄積容量部面積となる。
この理由からこの方式によるダイナミックＲＡＭのペレ
アト面潰の縮少化又は該ＲＡＭの大容量化を計るために
は、該情報蓄積容量部面積の縮少が最も有効な手段とな
る。しかし、この情報蓄積容量部面積の縮少は容量値の
低下を引き起す。この容量値低下は容量部に蓄積される
情報信号訃を減少させることになり、現在考えられてい
るセル構造では小信号の回路上の感知が困難となる。
アト面潰の縮少化又は該ＲＡＭの大容量化を計るために
は、該情報蓄積容量部面積の縮少が最も有効な手段とな
る。しかし、この情報蓄積容量部面積の縮少は容量値の
低下を引き起す。この容量値低下は容量部に蓄積される
情報信号訃を減少させることになり、現在考えられてい
るセル構造では小信号の回路上の感知が困難となる。
本発明はかかる点を改良し、セル部の容量を減少するこ
となく、該セル部の占める面積の縮少を可能とした情報
蓄積の大容量化、ベレット寸法の縮少化に適したダイナ
ミックＲＡＭ等の半導体装置を提供せんとするものであ
る。
となく、該セル部の占める面積の縮少を可能とした情報
蓄積の大容量化、ベレット寸法の縮少化に適したダイナ
ミックＲＡＭ等の半導体装置を提供せんとするものであ
る。
このために本発明に施いては、該セル部の容量として、
比誘電率が７．０〜７．６とシリコン酸化膜のそれの３
．９〜４．１に比較して大きな値を持ち且つ、膜の緻密
性の高いシリコンの窒化膜を用いる。
比誘電率が７．０〜７．６とシリコン酸化膜のそれの３
．９〜４．１に比較して大きな値を持ち且つ、膜の緻密
性の高いシリコンの窒化膜を用いる。
更に又該窒化膜の表面部を薄く熱酸化しシリコン窒化膜
表面の一部全シリコン酸化膜に変換した絶縁膜を使用す
る。
表面の一部全シリコン酸化膜に変換した絶縁膜を使用す
る。
次に実施例で以って本発明の詳細な説明を後添附図をも
とに行う。本実施例の説明では、導電型がＰ型の場合に
ついて説明するが、Ｎ型の場合も同様となることに前照
って言及しておく。図面第１図及至第９図は本発明を、
ダイナミックＲＡＭに適用し念場合の各プロセス・ステ
ップでのウェハー断面図を示したものである。又第１０
図は、ト緊絶縁膜の電流−電圧特性を示す。
とに行う。本実施例の説明では、導電型がＰ型の場合に
ついて説明するが、Ｎ型の場合も同様となることに前照
って言及しておく。図面第１図及至第９図は本発明を、
ダイナミックＲＡＭに適用し念場合の各プロセス・ステ
ップでのウェハー断面図を示したものである。又第１０
図は、ト緊絶縁膜の電流−電圧特性を示す。
第１図に示した如（、Ｐ型シリコン基体１０１上に公知
のシリコンの選択酸化法にて選択的に０５〜１．０μ厚
のシリコン酸化膜１０２を形成する。次に第２図に示す
様に、シリコン基板表面の熱望化法又は、ＣＶＤ法によ
るシリコン窒化膜の堆７漬で、膜厚３０〜５００Ａの薄
いシリコン窒化膜層１０３ ’に形成する。続いて、該
薄いシリコン窒化膜／！１０３の表面を熱酸化し第３図
に示す様にシリコン窒化膜層１０３の表面部の一部を薄
いシリコン酸化膜１０４に変換する。斯くして次に第４
図に示す様に容量部の対向電極のうちの一電極１０５を
ポリシリコン、ポリシリサイド、又は純金属で形成後第
５図に示すシリコン酸化膜等の絶縁膜１０６で該容量部
電極１０５を被覆する。斯くした後、容量部以外のシリ
コン基体表面に形成されている薄い絶縁膜全公知の膜の
蝕刻技術を使い除去する。
のシリコンの選択酸化法にて選択的に０５〜１．０μ厚
のシリコン酸化膜１０２を形成する。次に第２図に示す
様に、シリコン基板表面の熱望化法又は、ＣＶＤ法によ
るシリコン窒化膜の堆７漬で、膜厚３０〜５００Ａの薄
いシリコン窒化膜層１０３ ’に形成する。続いて、該
薄いシリコン窒化膜／！１０３の表面を熱酸化し第３図
に示す様にシリコン窒化膜層１０３の表面部の一部を薄
いシリコン酸化膜１０４に変換する。斯くして次に第４
図に示す様に容量部の対向電極のうちの一電極１０５を
ポリシリコン、ポリシリサイド、又は純金属で形成後第
５図に示すシリコン酸化膜等の絶縁膜１０６で該容量部
電極１０５を被覆する。斯くした後、容量部以外のシリ
コン基体表面に形成されている薄い絶縁膜全公知の膜の
蝕刻技術を使い除去する。
斯くして第６図姿態にした後、第７図に示す様に、セル
部このトランスファーゲートトランジスタを、露出した
シリコン基板表面のゲート酸化膜１０７形成及び、ゲー
ト電極１０８形成で構成する。
部このトランスファーゲートトランジスタを、露出した
シリコン基板表面のゲート酸化膜１０７形成及び、ゲー
ト電極１０８形成で構成する。
次にｎ拡散領域１０９を形成した後、 最後にパッジベ
ージ冒ン膜１１０で、全領域を被覆する。
ージ冒ン膜１１０で、全領域を被覆する。
斯くして単位面積当り高い容量値を有するＭＯ８ＤＲＡ
Ｍセルが形成される。
Ｍセルが形成される。
本発明に於いては、薄いシリコン窒化膜全含有する絶縁
膜を容量絶縁膜として使用するが、薄いシリコン窒化膜
のみの場合には、核シリコン窒化膜中金流れるリーク電
流が増加する。この理由から本発明では、容量絶縁膜と
して薄いシリコン窒化膜表面を薄く酸化した膜を使用し
た。この酸化はシリコン窒化膜中金泥れるリーク電流を
低下する効果をもつ。
膜を容量絶縁膜として使用するが、薄いシリコン窒化膜
のみの場合には、核シリコン窒化膜中金流れるリーク電
流が増加する。この理由から本発明では、容量絶縁膜と
して薄いシリコン窒化膜表面を薄く酸化した膜を使用し
た。この酸化はシリコン窒化膜中金泥れるリーク電流を
低下する効果をもつ。
そこで、該シリコン窒化膜表面の酸化による、リーク電
流減少への効果について第１０図をもとに説明する。同
図に於いては、シリコン窒化膜厚が、１１３Ａの場合に
ついて示す。ここで図中の横軸は膜に印加した電圧。縦
軸がその時の膜中を流れるリーク電流である。又更に実
線が、シリコン窒化膜厚が１１３Ａの時のリーク電流と
印加電圧の関係を示し、鎖線が当シリコン窒化膜表面１
に９８０’０の酸化雰囲気中で１０分間酸化した時の、
又一点鎖線が同条件で３０分間酸化した時の膜のリーク
電流と印加電圧の関係を示す。図中かられかる様に、該
シリコン窒化膜の酸化により、リーク電流は、大巾に減
少する。
流減少への効果について第１０図をもとに説明する。同
図に於いては、シリコン窒化膜厚が、１１３Ａの場合に
ついて示す。ここで図中の横軸は膜に印加した電圧。縦
軸がその時の膜中を流れるリーク電流である。又更に実
線が、シリコン窒化膜厚が１１３Ａの時のリーク電流と
印加電圧の関係を示し、鎖線が当シリコン窒化膜表面１
に９８０’０の酸化雰囲気中で１０分間酸化した時の、
又一点鎖線が同条件で３０分間酸化した時の膜のリーク
電流と印加電圧の関係を示す。図中かられかる様に、該
シリコン窒化膜の酸化により、リーク電流は、大巾に減
少する。
このリーク電流の減少は、容量絶縁膜の信頼性を高め、
史に又この膜を容量絶縁膜に適用したダイナミックＩＣ
メモリー等のデバイスの信頼性を向上させる。
史に又この膜を容量絶縁膜に適用したダイナミックＩＣ
メモリー等のデバイスの信頼性を向上させる。
第１図０至第９図は、本発明をメモリデバイスニ適用す
る時の各プロセスステップテノウェハー断面図、第１０
図は本発明の容量絶縁膜のリーク。 電流と印加電圧の関係を示す。 なお図において、 １０１・・・・・・シＩＪコン基体、１０２・・・・・
・厚いシリコン酸化膜、１０３・・・・・・シリコン窒
化膜層、１ｏ４・・・・・極薄シリコン酸化膜、１０５
・・・・・・容量部成極、１０６・・・・・・シリコン
酸化膜、１０７・・・・ゲート酸化膜、１０８・・・・
・・ゲート電極、１０９・・・・・・ｎ＋拡散領域、１
１０・・・・・ノクツシベーション膜、でアル。 除１回 ＄Ｚ図 費３図 Ｖ−Ｓ図 第２図 斗’ｙｍ
る時の各プロセスステップテノウェハー断面図、第１０
図は本発明の容量絶縁膜のリーク。 電流と印加電圧の関係を示す。 なお図において、 １０１・・・・・・シＩＪコン基体、１０２・・・・・
・厚いシリコン酸化膜、１０３・・・・・・シリコン窒
化膜層、１ｏ４・・・・・極薄シリコン酸化膜、１０５
・・・・・・容量部成極、１０６・・・・・・シリコン
酸化膜、１０７・・・・ゲート酸化膜、１０８・・・・
・・ゲート電極、１０９・・・・・・ｎ＋拡散領域、１
１０・・・・・ノクツシベーション膜、でアル。 除１回 ＄Ｚ図 費３図 Ｖ−Ｓ図 第２図 斗’ｙｍ
Claims (1)
- 半導体基体上に素子が構成された集積回路装置に於いて
、該集積回路装置の少くとも一部の容量部が、半導体基
体表面に直接に接して形成された薄いシリコン窒化膜と
該薄いシリコン窒化膜表面上に形成された薄いシリコン
酸化膜とを含んで成る多層膜構造の絶縁物で形成されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120898A JPS5911665A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120898A JPS5911665A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911665A true JPS5911665A (ja) | 1984-01-21 |
Family
ID=14797723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120898A Pending JPS5911665A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911665A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216264U (ja) * | 1985-07-16 | 1987-01-30 | ||
| JPH01160046A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0216763A (ja) * | 1988-07-05 | 1990-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4914497A (en) * | 1983-07-12 | 1990-04-03 | Nec Corporation | Semiconductor integrated circuit device provided with a capacitor element having an oxidation-resist film as a dielectric and process for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299791A (en) * | 1976-02-18 | 1977-08-22 | Nec Corp | Intergrated circuit |
| JPS538088A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Production of semiconductor device |
-
1982
- 1982-07-12 JP JP57120898A patent/JPS5911665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299791A (en) * | 1976-02-18 | 1977-08-22 | Nec Corp | Intergrated circuit |
| JPS538088A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Production of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914497A (en) * | 1983-07-12 | 1990-04-03 | Nec Corporation | Semiconductor integrated circuit device provided with a capacitor element having an oxidation-resist film as a dielectric and process for manufacturing the same |
| JPS6216264U (ja) * | 1985-07-16 | 1987-01-30 | ||
| JPH01160046A (ja) * | 1987-12-17 | 1989-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0216763A (ja) * | 1988-07-05 | 1990-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0517710B2 (ja) * | 1988-07-05 | 1993-03-09 | Tokyo Shibaura Electric Co |
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