JPS616857A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS616857A JPS616857A JP59127006A JP12700684A JPS616857A JP S616857 A JPS616857 A JP S616857A JP 59127006 A JP59127006 A JP 59127006A JP 12700684 A JP12700684 A JP 12700684A JP S616857 A JPS616857 A JP S616857A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- memory cell
- storage
- electrode
- storage capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路記憶装置、特に高密度・高集積
度のダイナミックメモリ（以下ＤＲＡＭという）の構成
に関するものである。
度のダイナミックメモリ（以下ＤＲＡＭという）の構成
に関するものである。
従来例の構成とその問題点
半導体集積回路、特にＤＲＡＭをはじめとする半導体集
積回路メモリにおいては微細化による高密度化、高集積
度化の一途をたどっている。
積回路メモリにおいては微細化による高密度化、高集積
度化の一途をたどっている。
ＤＲＡＭを微細化する上での大きな問題点には次のよう
なものがある。まず、第１に微小面積において充分な蓄
積容量を確保すること、第２にソフトエラー率が小さい
ことである。以上はいずれもＤＲＡＭの安定な動作をす
るには必要欠くべからざるものであり、以上の要求を満
たす様なメモリセル構造の提案がされている。
なものがある。まず、第１に微小面積において充分な蓄
積容量を確保すること、第２にソフトエラー率が小さい
ことである。以上はいずれもＤＲＡＭの安定な動作をす
るには必要欠くべからざるものであり、以上の要求を満
たす様なメモリセル構造の提案がされている。
第１図に示すのは容量結合ビット線（ｃａＢ）方式のＤ
ＲＡＭメモリセルである（１９８４年国際固体回路会議
予稿集１００ページ参照）。ＣＣＢ方式においては、ビ
ットライン電極とメモリセルをメモリセルの蓄積容量素
子を介在させて容量結合することにより、前記のビット
ライン電極と前記のメモリセルを接続するコンタクト開
口部を省略し、メモリセルの面積のほとんどすべてを蓄
積容量素子の有効な電極面積とするものであり、蓄積容
量・素子はワード線電極６０表面に層間絶縁膜７を堆積
し、その表面に形成された蓄積容量素子下部電極８、蓄
積容量素子絶縁膜９およびビット線電極１ｏにより構成
されている。蓄積容量素子に接続されている拡散領域は
ソース拡散領域４のみであり、その面積は前記蓄積容量
素子下部電極８と前記ソース拡散領域４との接続を得る
だめのコンタクトを得る面積だけ必要とされるのみであ
り、実際のＤＲＡＭメモリセルのレイアウトにおいては
充分小はくすることが可能である。この結果、α線等に
よりシリコン基板１中に生成きれた電子正孔対によるソ
フトエラーを低くすることが可能である。
ＲＡＭメモリセルである（１９８４年国際固体回路会議
予稿集１００ページ参照）。ＣＣＢ方式においては、ビ
ットライン電極とメモリセルをメモリセルの蓄積容量素
子を介在させて容量結合することにより、前記のビット
ライン電極と前記のメモリセルを接続するコンタクト開
口部を省略し、メモリセルの面積のほとんどすべてを蓄
積容量素子の有効な電極面積とするものであり、蓄積容
量・素子はワード線電極６０表面に層間絶縁膜７を堆積
し、その表面に形成された蓄積容量素子下部電極８、蓄
積容量素子絶縁膜９およびビット線電極１ｏにより構成
されている。蓄積容量素子に接続されている拡散領域は
ソース拡散領域４のみであり、その面積は前記蓄積容量
素子下部電極８と前記ソース拡散領域４との接続を得る
だめのコンタクトを得る面積だけ必要とされるのみであ
り、実際のＤＲＡＭメモリセルのレイアウトにおいては
充分小はくすることが可能である。この結果、α線等に
よりシリコン基板１中に生成きれた電子正孔対によるソ
フトエラーを低くすることが可能である。
尚、２，３．５は夫々フィールド酸化膜、ゲート酸化膜
、及びドレイン拡散領域である。
、及びドレイン拡散領域である。
しかしながら、本従来例におりてはメモリセルの面積を
微小化すると、蓄積容量素子の有効な面積も微小化する
ため、前述したような充分な蓄積容量の確保は困難にな
ってくる。
微小化すると、蓄積容量素子の有効な面積も微小化する
ため、前述したような充分な蓄積容量の確保は困難にな
ってくる。
ところで本発明者は、蓄積容量素子を半導体基板中に形
成した溝の側面を主とする部分に形成することによりメ
モリセルを微小化した場合にも蓄積容量素子の有効面積
の低下がおこらず、その結果大きなメモリセル読み出し
電圧を維持することが可能であるＤＲＡＭメモリセルを
実現す仝ことができた。
成した溝の側面を主とする部分に形成することによりメ
モリセルを微小化した場合にも蓄積容量素子の有効面積
の低下がおこらず、その結果大きなメモリセル読み出し
電圧を維持することが可能であるＤＲＡＭメモリセルを
実現す仝ことができた。
発明の目的
本発明はこのような従来の問題点に鑑み、ＤＲＡＭメモ
リセルを微小化した場合においても充分な蓄積容量を実
現することにより、大きなメモリセル読み出し電圧を確
保し、安定な動作を実現した半導体記憶装置を提供する
ことを目的とする。
リセルを微小化した場合においても充分な蓄積容量を実
現することにより、大きなメモリセル読み出し電圧を確
保し、安定な動作を実現した半導体記憶装置を提供する
ことを目的とする。
発明の構成
本発明は、蓄積容量素子を半導体基板中に形成された溝
の側面を主とする部分に形成することにより、メモリセ
ルを微小化した場合の蓄積容量素子の有効な電極面積の
低下を防ぐとともに、蓄積容量素子の一方の電極がビッ
ト線電極を構成するという構造により、ビット線電極と
メモリセルの接続のだめのコンタクト窓を省略し、メモ
リセルの面積の微小化によるＤＲＡＭの高密度化・高集
積度化を実現すると同時に充分な大きさの蓄積容量を確
保し、安定な動作を行なう半導体記憶装置を提供可能と
するものである。
の側面を主とする部分に形成することにより、メモリセ
ルを微小化した場合の蓄積容量素子の有効な電極面積の
低下を防ぐとともに、蓄積容量素子の一方の電極がビッ
ト線電極を構成するという構造により、ビット線電極と
メモリセルの接続のだめのコンタクト窓を省略し、メモ
リセルの面積の微小化によるＤＲＡＭの高密度化・高集
積度化を実現すると同時に充分な大きさの蓄積容量を確
保し、安定な動作を行なう半導体記憶装置を提供可能と
するものである。
実施例の説明
本発明の実施例を図を使用して説明する。なお説明を容
易にするため、従来例と共通の構成要素の番号は第１図
のそれと同じにしである。
易にするため、従来例と共通の構成要素の番号は第１図
のそれと同じにしである。
第２図に示したのは本発明の実施例におけるＤＲＡＭの
メモリセル部の平面図である。ビット線電極１ｏはワー
ド線電極６と直交して配置されており、前記ビット線電
極１０とメモリセルとを接続するだめのコンタクト窓は
形成きれておらず、前記の両者は、シリコン基板１中に
形成した溝１３の側面に主として形成された蓄積容量素
子を介在して接続されておりｃａＢ方式の特長を持って
いる。
メモリセル部の平面図である。ビット線電極１ｏはワー
ド線電極６と直交して配置されており、前記ビット線電
極１０とメモリセルとを接続するだめのコンタクト窓は
形成きれておらず、前記の両者は、シリコン基板１中に
形成した溝１３の側面に主として形成された蓄積容量素
子を介在して接続されておりｃａＢ方式の特長を持って
いる。
第３図に示すのは本発明の実施例におけるＤＲＡＭのメ
モリセル部の断面図であり、第２図に示すＡ−Ａ’の断
面に相当する。前記のビット線電極１０はシリコン基板
１中に形成した溝１３の側面および底面に形成した蓄積
容量素子絶縁膜９を介在して前記シリコン基板１に形成
した蓄積容量素子拡散領域１２に接しており蓄積容量素
子を構成している。前記蓄積容量素子拡散領域１２はＭ
ＩＳ型電界効果トランジスタのソース拡散領域４に接続
されている。
モリセル部の断面図であり、第２図に示すＡ−Ａ’の断
面に相当する。前記のビット線電極１０はシリコン基板
１中に形成した溝１３の側面および底面に形成した蓄積
容量素子絶縁膜９を介在して前記シリコン基板１に形成
した蓄積容量素子拡散領域１２に接しており蓄積容量素
子を構成している。前記蓄積容量素子拡散領域１２はＭ
ＩＳ型電界効果トランジスタのソース拡散領域４に接続
されている。
第３図に示す断面図の製造工程を第４図ａ ％ ｄを使
用して説明する。ここでシリコン基板１はｐ型であると
する。まず、第４図ａに示すように、通常の方法により
フィールド酸化膜２、ゲート酸化膜３を形成後、ワード
線電極６をＮ型多結晶シリコンにより形成し、ソース拡
散領域４およびドレイン拡散領域６をヒ素のイオン注入
法により形成する。その後、層間絶縁膜アとしてＣｖＤ
二酸化珪素膜を堆積する。
用して説明する。ここでシリコン基板１はｐ型であると
する。まず、第４図ａに示すように、通常の方法により
フィールド酸化膜２、ゲート酸化膜３を形成後、ワード
線電極６をＮ型多結晶シリコンにより形成し、ソース拡
散領域４およびドレイン拡散領域６をヒ素のイオン注入
法により形成する。その後、層間絶縁膜アとしてＣｖＤ
二酸化珪素膜を堆積する。
次に第４図すに示すように、、溝１３を形成する。
この工程において、方向性のエツチングを行なうことに
より、前記の溝１３の開口部の大きさを犬きくすること
なく深い溝を形成することが可能である。次に、第４図
Ｃに示すように、前記の溝１３の内面にＮ型不純物を拡
散させ、蓄積容量素子拡散領域１２を形成する。次に、
酸化を行なうと前記蓄積容量素子拡散領域１２の表面が
酸化され、蓄積容量素子絶縁膜９が形成される。これを
第４図ｄに示す。
より、前記の溝１３の開口部の大きさを犬きくすること
なく深い溝を形成することが可能である。次に、第４図
Ｃに示すように、前記の溝１３の内面にＮ型不純物を拡
散させ、蓄積容量素子拡散領域１２を形成する。次に、
酸化を行なうと前記蓄積容量素子拡散領域１２の表面が
酸化され、蓄積容量素子絶縁膜９が形成される。これを
第４図ｄに示す。
その後ビット線電極１０としてＮ型多結晶シリコンをＣ
ＶＤ法により堆積し、前記の溝１３に埋め込みを行ない
、所望のパターンを形成する。
ＶＤ法により堆積し、前記の溝１３に埋め込みを行ない
、所望のパターンを形成する。
以上の本実施例によれば、ビット線とメモリセルの接続
を蓄積容量素子を介在させて行なうことにより、両者を
接続するだめのコンタクト窓を省略しメモリセル面積の
微小化を容易にするとともに、前記蓄積容量素子をシリ
コン基板中に設けた溝の側面を主とした部分に形成する
ことにより、メモリセル面積が微小化した場合において
も充分な蓄積容量を確保することができる。
を蓄積容量素子を介在させて行なうことにより、両者を
接続するだめのコンタクト窓を省略しメモリセル面積の
微小化を容易にするとともに、前記蓄積容量素子をシリ
コン基板中に設けた溝の側面を主とした部分に形成する
ことにより、メモリセル面積が微小化した場合において
も充分な蓄積容量を確保することができる。
なお、以上説明した実施例においては蓄積容量素子絶縁
膜９は酸化により形成したが、ＣＶＤ法、蒸着法などの
方法により絶縁物を堆積することにより形成が可能であ
るのは言うまでもない。
膜９は酸化により形成したが、ＣＶＤ法、蒸着法などの
方法により絶縁物を堆積することにより形成が可能であ
るのは言うまでもない。
次にソフトエラー率の低減に関して見てみる。
第１図に示しだ従来のＣＣＢ方式によるメモリセルの構
成例においては、ソース拡散領域４の面積を小さくする
ことによりソフトエラー率を低減したが、前述した、本
発明の実施例においては、第３図に示すように、ソース
拡散領域４に、Ｎ型蓄積容量素子拡散領域１２が連続し
て形成されており、半導体基板１中においてα線等によ
り生成した電子正孔対が蓄積容量素子にとらえられやす
くなっており、ソフトエラー率の改善効果はない。
成例においては、ソース拡散領域４の面積を小さくする
ことによりソフトエラー率を低減したが、前述した、本
発明の実施例においては、第３図に示すように、ソース
拡散領域４に、Ｎ型蓄積容量素子拡散領域１２が連続し
て形成されており、半導体基板１中においてα線等によ
り生成した電子正孔対が蓄積容量素子にとらえられやす
くなっており、ソフトエラー率の改善効果はない。
しかしながら、ソフトエラー率の低減のためには半導体
記憶装置のチップ内に入射するα線等をたとえばチップ
コートなどの方法により低減することも可能であり、本
実施例の実現をさまだけるものではない。
記憶装置のチップ内に入射するα線等をたとえばチップ
コートなどの方法により低減することも可能であり、本
実施例の実現をさまだけるものではない。
メモリセル自身にソフトエラー率の低減効果を持たせた
半導体記憶装置を本発明の第２の実施例として説明する
。第６図に、本発明の第２の実施例における半導体記憶
装置のメモリセル部の断面図を示す。半導体基板１中に
形成された溝の内面に形成されているＮ型蓄積容量素子
拡散領域１２に接してＰ型蓄積容量素子拡散領域１４を
形成している。半導体基板１内において生成した電子正
孔対からの余剰のキャリアがメモリヒルの蓄積容量素子
に拡散していく途中において、前記のＰ型蓄積容量素子
拡散領域１４が、ボテン７ヤルバリアとして働き、前記
の余剰のキャリアが前記の蓄積容量素子を構成している
空乏層に入りソフトエラーを起こすのを防ぎ、低りンフ
トエラー率が実現できる。
半導体記憶装置を本発明の第２の実施例として説明する
。第６図に、本発明の第２の実施例における半導体記憶
装置のメモリセル部の断面図を示す。半導体基板１中に
形成された溝の内面に形成されているＮ型蓄積容量素子
拡散領域１２に接してＰ型蓄積容量素子拡散領域１４を
形成している。半導体基板１内において生成した電子正
孔対からの余剰のキャリアがメモリヒルの蓄積容量素子
に拡散していく途中において、前記のＰ型蓄積容量素子
拡散領域１４が、ボテン７ヤルバリアとして働き、前記
の余剰のキャリアが前記の蓄積容量素子を構成している
空乏層に入りソフトエラーを起こすのを防ぎ、低りンフ
トエラー率が実現できる。
前記のＰ型蓄積容量素子拡散領域１４を形成する工程は
、第４図すに示す構造を得たのちにたとえばボロンを含
む雰囲気による気相拡散により実現することができる。
、第４図すに示す構造を得たのちにたとえばボロンを含
む雰囲気による気相拡散により実現することができる。
発明の効果
以上のように、本発明は、半導体基板中に形成された溝
の少なくとも側面に絶縁性薄膜を形成し蓄積容量素子の
第１の電極を、前記絶縁性薄膜に接する前記半導体基板
の一部分により構成し、前記蓄積容量素子の第２の電極
を前記溝に埋め込まれた導電性材料によって構成し、前
記蓄積容量素子の第１の電極が前記ＭＩＳ型電界効果ト
ランジスタのソースあるいはドレインの一方に接続し、
前記蓄積容量素子の第２の電極によりビット線を構成す
ることにより、メモリセル部とビット線と接続するため
のコンタクトを省略することを可能とし、小面積のメモ
リセルにおいても大きな蓄積容量を実現可能とするすぐ
れた半導体記憶装置を提供するものである。
の少なくとも側面に絶縁性薄膜を形成し蓄積容量素子の
第１の電極を、前記絶縁性薄膜に接する前記半導体基板
の一部分により構成し、前記蓄積容量素子の第２の電極
を前記溝に埋め込まれた導電性材料によって構成し、前
記蓄積容量素子の第１の電極が前記ＭＩＳ型電界効果ト
ランジスタのソースあるいはドレインの一方に接続し、
前記蓄積容量素子の第２の電極によりビット線を構成す
ることにより、メモリセル部とビット線と接続するため
のコンタクトを省略することを可能とし、小面積のメモ
リセルにおいても大きな蓄積容量を実現可能とするすぐ
れた半導体記憶装置を提供するものである。
さらに、蓄積容量素子を構成する溝に接する第１の導電
型を持った半導体基板中に、第２の導電型を持った不純
物拡散領域を形成することにより蓄積容量の増大をはか
ることが可能であり、またさらに前記第２の導電型を持
った不純物領域に接して第１の導電型を持った高濃度不
純物領域を形成することにより、ソフトエラー率の低減
をも実現できるすぐれた半導体記憶装置を実現できるも
のである。
型を持った半導体基板中に、第２の導電型を持った不純
物拡散領域を形成することにより蓄積容量の増大をはか
ることが可能であり、またさらに前記第２の導電型を持
った不純物領域に接して第１の導電型を持った高濃度不
純物領域を形成することにより、ソフトエラー率の低減
をも実現できるすぐれた半導体記憶装置を実現できるも
のである。
第１図は従来のＤＲＡＭのメモリセル部の断面図、第２
図は本発明の実施例におけるＤＲＡＭのメモリセル部の
平面図、第３図は本発明の実施例におけるＤＲＡＭのメ
モリセル部の断面図、第４図ａ ％ ｄは本発明の実施
例におけるＤＲＡＭのメモリセル部の製造工程断面図、
第６図は本発明の第２の実施例におけるＤＲＡＭのメモ
リセルの断面図である。 １・・・・・・シリコン基板、２・・・・・フィールド
酸化膜、３・・・・・・ゲート絶縁膜、４・・・・・・
ソース拡散領域、６・・・・・ドレイン拡散領域、６・
・・・ワード線電極、７・・・・層間絶縁膜、８・・・
・・・蓄積容量素子下部電極、９・・・・・・蓄積容量
素子絶縁膜、１０・・・・・ビット線電極、１１・・・
・・・活性領域、１２・・・・・・Ｎ型蓄積容量素子拡
散領域、１３・・・・・・溝、１４・・・・・・Ｐ型蓄
積容量素子拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第５図
図は本発明の実施例におけるＤＲＡＭのメモリセル部の
平面図、第３図は本発明の実施例におけるＤＲＡＭのメ
モリセル部の断面図、第４図ａ ％ ｄは本発明の実施
例におけるＤＲＡＭのメモリセル部の製造工程断面図、
第６図は本発明の第２の実施例におけるＤＲＡＭのメモ
リセルの断面図である。 １・・・・・・シリコン基板、２・・・・・フィールド
酸化膜、３・・・・・・ゲート絶縁膜、４・・・・・・
ソース拡散領域、６・・・・・ドレイン拡散領域、６・
・・・ワード線電極、７・・・・層間絶縁膜、８・・・
・・・蓄積容量素子下部電極、９・・・・・・蓄積容量
素子絶縁膜、１０・・・・・ビット線電極、１１・・・
・・・活性領域、１２・・・・・・Ｎ型蓄積容量素子拡
散領域、１３・・・・・・溝、１４・・・・・・Ｐ型蓄
積容量素子拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第５図
Claims (4)
- （１）ＭＩＳ型電界効果トランジスタと蓄積容量素子を
含み、半導体基板中に形成された溝の少なくとも側面に
絶縁性薄膜をもち、前記蓄積容量素子の第１の電極が、
前記絶縁性薄膜に接する前記半導体基板の一部分により
構成されており、前記蓄積容量素子の第２の電極が前記
溝に埋め込まれた導電性材料によって構成され、前記蓄
積容量素子の第１の電極が前記ＭＩＳ型電界効果トラン
ジスタのソースあるいはドレインの一方に接続され、前
記蓄積容量素子の第２の電極がビット線を構成している
ことを特徴とする半導体記憶装置。 - （２）半導体基板がシリコンであり、絶縁性薄膜が二酸
化珪素あるいは窒化珪素あるいは、それらの組み合わせ
であることを特徴とする特許請求の範囲第１項に記載の
半導体記憶装置。 - （３）半導体基板が第１の導電型を持ち、蓄積容量素子
の第１の電極が、前記半導体基板中に形成された溝の表
面部に形成された第２の導電型の不純物拡散領域により
構成されていることを特徴とする特許請求の範囲第１項
に記載の半導体記憶装置。 - （４）半導体基板が第１の導電型を持ち、蓄積容量素子
の第１の電極が、前記半導体基板中に形成された溝の表
面部に形成された第２の導電型の不純物拡散領域により
構成されており、前記半導体基板と前記第２の導電型の
不純物拡散領域との境界領域に、前記第２の導電型の不
純物拡散領域に接して第１の導電型を持ち、不純物濃度
が前記半導体基板よりも大きな不純物拡散領域を持つこ
とを特徴とする特許請求の範囲第１項に記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127006A JPS616857A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127006A JPS616857A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616857A true JPS616857A (ja) | 1986-01-13 |
Family
ID=14949348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127006A Pending JPS616857A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127565A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| US4894696A (en) * | 1985-12-10 | 1990-01-16 | Hitachi, Ltd. | Dynamic random access memory having a trench capacitor |
| US5160988A (en) * | 1988-08-03 | 1992-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device with composite surface insulator |
-
1984
- 1984-06-20 JP JP59127006A patent/JPS616857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894696A (en) * | 1985-12-10 | 1990-01-16 | Hitachi, Ltd. | Dynamic random access memory having a trench capacitor |
| JPS63127565A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| US5160988A (en) * | 1988-08-03 | 1992-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device with composite surface insulator |
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