KR0148679B1 - 이트륨 산화물을 포함하는 스택된 절연막 - Google Patents

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엔. 라이스 머레트
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Abstract

내용 없음.

Description

이트륨 산화물을 포함하는 스택된 절연막
제1a도 및 제1b도는 종래의 기술에 따라, 유전체가 실리콘위에 형성될 때 이트륨 산화물을 갖고 있는 캐패시터의 누설 특성을 도시한 도면.
제2도는 본 발명에 따라 형성된 캐패시터의 단면도.
제3도는 본 발명의 제1 실시예에 따라 형성된 캐패시터의 TEM 현미경 사진.
제4a도 및 제4b도는 본 발명에 따라 형성된 캐패시터의 누설 특성을 도시한 도면.
제5도는 하부 플레이트가 폴리실리콘인 본 발명의 제2 실시예에 따라 형성된 캐패시터의 단면도.
제6도는 기판 내부를 에치시킨 리세스 내에 본 발명의 제3실시예에 따라 형성된 캐패시터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 단결정 실리콘 기판 4 : 기판 영역
6 : 실리콘 질화물층 8 : 이트륨 산화물층
10 : 도전체층 20 : 폴리 실리콘층
22 : 절연층 30 : 하부 플레이트
본 출원은 집적 회로 분야에 관한 것으로, 특히, 집적 회로내의 캐패시터에 사용하기 위한 유전체 물질에 관한 것이다.
실리콘과 실리콘의 열 산화물(SiO2)간의 특정 상관 관계가 현재의 고밀도 집적 회로의 성공적인 제작과 신뢰성에 있어서 상당히 중요한 작용을 한다. 특히 이것은 디지탈 데이타가 캐패시터 양단에 저장된 전하의 형성시에 메모리되는 등속 호출 메모리(dynamic random access memory ; dRAM)의 분야에서 특히 중요하다. 열 실리콘 이산화물(thermal silicon dioxide)은 낮은 누설 전류 밀도, 높은 전계 파괴 강도, 높은 열적 안정성, 및 시간 종속 유전체 파괴(time dependent dielectric breakdown)로 인한 낮은 고장율 때문에 실리콘이 실리콘 캐패시터의 종래의 유전체 물질로서 작용한다.
직접 회로, 특히 dRAM이 점차 보다 밀집되므로, 개별적인 캐패시터를 제조할 수 있는 표면 면적은 필수적으로 적어지게 된다. 그러나, dRAM의 분야에서, 캐패시터들이 보다 작아지려는 경향에 반해 가능한한 커다란 저장 셀 캐패시턴스를 갖도록 요구된다. 실제로, dRAM용 저장 셀 캐패시턴스가 수용할 수 있는 저 레벨에 남아있는 알파 입자 충격(alpha particle bombardment)으로 인한 소프트 오차율(soft error rate)을 유지하기 위해 최소한 50fF의 값을 갖는 것이 양호하다. 캐패시터에 대한 유효 표면 면적이 새로운 기술에 의해 감소하므로, 유전체 두께 또는 유전 상수는 요구된 값에서의 저장 셀 캐패시턴스를 유지하도록 증가 되어야한다. 캐패시터 유전체로서의 실리콘 이산화물(sillcon dioxide)을 사용하는 경우에, 유전체 두께가 감소되므로, 막내의 핀홀 결함(pinhole defect)의 크기는 감소되고, 포울러 노드헤임 터널닝(Fowler-Nordheim tunneling)의 온셋트 전압은 감소된다. 이 요소들은 실리콘 이산화물의 비유전 상수(relative dielectric constant)보다 큰 비유전 상수를 갖는 유전체 물질의 필요성을 나타내므로, 막 두께는 제조가능하고 신뢰성 있는 레벨로 남아 있고, 요구된 캐패시턴스 값은 유효하게 감소된 실리콘 표면 구역내에서 획득될 수 있다.
종래의 기술은 캐패시터에 대한 비유전 상수를 증가시키기 위해 캐패시터 유전체로서 실리콘 이산화물 이외의 물질 또는 실리콘 산화물 이외의 물질을 사용하였다. 실리콘 이산화물을 갖는 실리콘 질화물(silieon nitride)의 샌드위치식 막의 사용 예는 텍사스 인스트루먼츠 인코포레이티드에 양도되어, 산화물/질화물/산화된 질화물 스택된 막(oxide /nitride /oxidized nitride stacked film)이라는 명칭으로 1986년 3월 25일 허여된 미합중국 특허 제4,577,390호, 및 질화물/산화물/질화물(nitride/oxide/nitride)이라는 명칭으로 1988년 3월 29일 출원되어 계류중인 미합중국 특허출원 번호 제174,751호에 기술되었다. 각각의 이 예들은 실리콘 이산화물만의 막 보다 높은 유효 유전 상수를 갖는 유전체 막을 제공하기 위한 것이다.
또한 실리콘 화합물 이외의 물질이 유전체 물질로서 사용하기 위해 고려 되어왔다. 이트륨 산화물(Y2O3)은 비교적 높은 전계 파괴 값(약 4MV/cm)뿐만아니라, 높은 비유전 상수(실리콘 산화물이 4인 것에 비해, 13내지 16)로 인해 특히 흥미로운 물질이라는 것을 발견하였다. 실리콘 위에놓인 유전체 물질, 및 실리콘 위에놓인 실리콘 이산화물 위에 놓인 유전체 물질로서 이트륨 산화물의 사용은 거비츠(Gurvitch), 맨첸다(Manchanda)및 깁슨(Gibson)저 실리콘상의 열적으로 산화된 이트륨 막의 연구(Study of thermally oxidized yttrium films on silicon)라는 제목으로 응용 물리학 논문집(Applied Physics Letters), 51(12) (1987년 9월), 919-921페이지에 기술되어 있고, 맨첸다 및 거비츠저 이트륨 산화물/실리콘 이산화물(Yttrium Oxide/Silicon Dioxide): VLSI/ULSI 회로용 새로운 유전체 구조(A New Dielectric Structure for VLSI/ULSI Circuits,) 라는 제목으로 IEEE 전자 디바이스 논문집(IEEE Electron Device Letters), 제9권, 4호 (1988년 4월), 180 내지 182페이지에 기술되어 있다. 이트륨 산화물이 실리콘 위에 형성되거나, 실리콘위의 실리콘 이산화물 위에 형성되는 곳에서, 이것은 이트륨 산화물의 형성후 구조물 주위온도가 500℃ 이상인 경우에 실리콘은 이트륨 산화물내의 이트륨과 반응한다는 것을 나타내었다.
실리콘과 유전체내의 이트륨의 반응은 이트륨 산화물 유전체 막의 특성을 손상시킨다는 것이 발견되었다. 제1a도 및 제1b도를 참조하면, 실리콘 바로위에 형성된 이트륨 산화물의 유전체를 갖고 있는 캐패시터의 전기적 작용이 도시되어 있다. 결과가 제1a도 및 제1b도에 도시된 캐패시터 유전체는 실리콘 바로위에 이트륨 금속이 스퍼터링에 의해 형성된 후, 이트륨 산화물을 형성시키기 위해 고속 열적 산화되고, 그다음, 여러가지 온도에서 고속 열적 아닐링(rapid thermal annealing)된다. 캐패시터의 상부 플레이트는 알루미늄이다. 제1a도는 여러 온도에서 정(+) 바이어스 극성(상부 플레이트 대 하부 플레이트)에서 플레이트 대 플레이트 누설 전류를 도시한 것이고, 제1b도는 아닐링 온도에 대한 부(-) 바이어스 극성에서의 플레이트 대 플레이트 누설 전류를 도시한 것이다. 수평 축이 유효(effective) 전계(Eeff; 단위 MV/cm)로서 정해되므로, 이트륨 산화물의 성능은 실리콘 이산화물의 성능과 비교될 수 있다는 것을 인지해야한다. 유효 전계는 인가된 전계가 검사하의 특정 물질의 유전 상수와 실리콘 이산화물의 유전 상수의 비를 조절할 때 정해진다. 캐패시터 유전체 내의 실리콘의 존재를 나타내고, 하부 플레이트로부터 확산하는 부 극성이 아닌 정 극성에서 아닐링 온도가 증가함에 따라 누설의 저하가 관찰되었다. 캐패시터 상술한 거비츠등의 참조 논문은 실리콘 이산화물층 위에 형성될 때 이트륨 산화물 막내의 실리콘의 존재를 명확히 도시한다. 400℃ 이상의 온도에서의 다수의 프로세싱 스텝등이 저장 캐패시터의 형성 후 전형적인 dRAM 회로의 제조시에 필요하므로, 유전체 막이 형성된 후 노출된 온도에서의 누설 저하는 집적 회로에 이트륨 산화물의 사용시에 몇가지 제한 조건을 제공한다. 이트륨 산화물이 이 종래의 구성들에 따라 캐패시터 유전체로서 사용된 경우, 이러한 온도 노출로 인한 누설의 증가는 무시되거나, 캐패시터는 제조 프로세스의 후반부에서 형성되어야 한다. 그외의 다른 방법은 바람직하지 못하다.
그러므로, 본 발명의 목적은 개선된 열적 안정성을 제공하는 이트륨 산화물을 포함하는 집적 회로 캐패시터를 형성하기 위한 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 현재의 프로세스로 개선된 제조 적합성을 갖는 유전체내의 이트륨 산화물을 사용하는 집적 회로 캐패시터를 제공하기 위한 것이다.
또한, 본 발명의 다른 목적 및 장점은 도면과 관련하여 본 명세서를 참조하면 본 분야에 숙련된 기술자에게는 명백해 질 것이다.
본 발명은 실리콘 하부 플레이트를 갖고 있는 캐패시터를 사용할 수 있다. 캐패시터 유전체는 이트륨 산화물층 하부에 놓인 실리콘 질화물층으로 구성되어 있다. 금속 또는 폴리실리콘 상부 플레이트가 제공될 수 있다. 이 실리콘 질화물은 이트륨 산화물 내부로 실리콘의 확산을 방지하므로, 개선된 누설 특성 및 개선된 열적 안정성을 제공한다.
제2도를 참조하면, 본 발명에 따른 캐패시터의 단면도를 도시한 것이다. 이 실시예에서, 하부 플레이트는 종래의 캐패시터와 같이 단결정 실리콘 기판(2)의 영역(4)로 구성된다. 이 영역은 거의 도체와 같도록 고농도로 도프되거나, 바람직한 다른 방법, 예를들어, 텍사스 인스트루먼츠 인코포레이티드에 양도되고 1979년 8월 14일 허여된 미합중국 특허 제4,164,751호내에 기술된 고 정전용량 캐패시터(high-C Capacitor)를 형성하기 위한 방법으로 도프된다. 예시된 발명은 텍사스 인스트루먼츠 인코포레이티드에 양도되고, 1986년 3월 25일 허여된 미합중국 특허 제4,613,956호에 기술되어 있는 바와 같이 하부 플레이트가 절연체 위에 놓인 폴리실리콘 층의 형성된 캐패시터에 응용가능하다는 것을 인지해야한다. 실리콘 질화물층(6)을 영역(4) 위에 배치된다. 실리콘 질화물층(6) 두께의 한예는 약10㎚이다. 실리콘 질화물층(6)위에는 이트륨 산화물층(8)이 놓인다. 본 실시예에 따르면, 이트륨 산화물층(8) 두께의 한예는 약15㎚이다. 이트륨 산화물층(8)위에는 도전체 층(10)으로 형성된 캐패시터의 상부 플레이트가 놓인다. 이 실시예에서, 층(10)은 알루미늄으로 형성된다. 캐패시터의 상부 플레이트 및 하부 플레이트에서의 접속부는 종래의 기술에 따라 형성된다.
본 발명에 따른 제2도의 캐패시터의 실시예는 후술하는 방법으로 형성될 수 있다. 캐패시터의 하부 플레이트는 확산이 형성되게 될 외호 영역(moat region)을 형성하는 방법에 의해 형성되는데, 이러한 외호 영역은 실리콘의 국부 산화(LOCOS)법 또는 소정의 종래의 분리 기술에 의해 격리된다. 영역(4)에 도핑하는 바람직한 도핑 기술은 종래의 기술로서 공지된 바와 같은, 이온 주입 후의 드라이브-인 아닐링(drive-in anneal)방법에 의해 달성된다. 그다음, 실리콘 질화물층(6)은 요구된 두께로 저 압력 화학 진공 증착(low pressure chemical vapor deposition)과 같은 소정의 방법으로 영역(4)위에 증착된다. 상술한 바와같이 두께의 한예는 약 10㎚이다.
질화물층(6)의 증착후 이트륨 금속층은 질화물층 위에, 예를 들어, 약 15㎚의 두께로 종래의 스퍼터링 기술에 의해 증착된다. 이트륨 금속의 증착 후에 산화 분위기(oxidizing ambient)내에서 고속 열 아닐링된다. 약 15㎚ 정도의 두께를 갖고 있는 제2도의 이트륨 산화물층(8)을 형성하는 이러한 산화의 한 예는 산소 분위기내에서 500℃의 온도로 30초동안 고속 아닐링에서의 구조에 따른다. 이 산화가 수행될 수 있는 고속 열 반응기(reactor)의 한예는 피크 시스템즈, 인크.(Peak Systems, Inc.)에 의해 제조된 ALP 6000 반응기이다. 그다음, 이 구조는 아르곤내에 1분 동안 700℃에서의 아닐링과 같은, 불활성 분위기(inert ambient)내에서 고속 열 아닐링되어야 한다. 그다음, 층(10)을 형성하는 상부 플레이트는 바람직한 경우 구리 또는 실리콘과 같은 종래의 도펀트로 도프된 종래의 알루미늄의 스퍼터 증착법에 의해 형성된다. 그다음, 상부 플레이트의 요구된 지형 및 이곳에 접속부를 형성 하기 위해 알루미늄층(10)의 패터닝 및 에칭은 상부 플레이트의 요구된 지형 및 이곳에 접속부를 형성 하기 위해 종래의 포토리소그래픽 기술 및 에칭 기술을 이용하여 수행된다. 다른 유전체 막의 형성 스텝 및 알루미늄층이 필요한 경우, 웨이퍼상의 다른 위치의 영역(4)와 같이 확산 영역에 접촉되게 하기 위한 접촉 홀의 에칭 스텝과 같은 다른 스텝들은 이 프로세스 중에 수행될 수 있다. 제2도의 캐패시터는 이 방법에 의한 것이다.
제3도는 본 발명에 따라 형성된 캐패시터의 TEM 현미경 사진으로서, 캐패시터층과 다른 한개의 층의 상관 관계를 도시하고, 이트륨 산화물층(8)과 실리콘 질화물층(6)사이에 양호하게 정해진 경계면(well-defined interface)을 표시하며, 실리콘 질화물층(6)의 장벽 효과로 인해 이트륨 산화물층(8)내의 실리콘 혼합물의 부재를 표시한다.
이제, 제4a도 및 제4b도를 참조하면, 상술한 제2도의 캐패시터의 전기적 특성을 도시하였다. 제4a도 및 제4b도의 축은 상술한 제1a도 및 제1b도의 축과 유사하다. 정 바이어스 극성에서, 제1a도에 도시된 종래의 구조와 비교하여 볼때 아르곤의 고속 열 아닐링 후의 누설 특성의 저하가 감소되는 것으로 곤찰되었다. 제4b도는 이 아닐링에서의 우수한 열적 안정성이 반대의 극성의 경우에서도 관찰된다는 것을 도시한 것이다. 이때, 캐패시터 특성의 개선된 열적 안정성은 기판(2)의 영역(4)에서 이트륨 산화물층(8)내부로 실리콘 원자의 확산에 대해 실리콘 질화물층(6)에 의해 제공된 장벽 으로서 기여하고, 상술한 바와 같이, 또한, 이러한 확산의 부재는 제3도의 현미경 사진으로 나타내었다. 그러므로 본 발명에 따라 형성된 캐패시터는 상술한 종래의 방법 전반에 걸쳐 개선된 열적 안정성을 도시한 것이다.
또한, 제4a도 및 제4b도는 실리콘 이산화물막의 누설 특성을 도시한 것이라는 것을 공지해야한다. 이는 실리콘 이산화물과 비교하여 볼때 실리콘 질화물층(6)뿐만아니라, 이트륨 산화물층(8)로 구성되는 보다 높은 비유전체 상수에 의한 것이다. 10-6A/㎠의 누설 전류에서 살펴보면, 유효 전계가 실리콘 질화물층(6) 위에 놓인 이트륨 산화물층(8)을 사용하는 상술한 구조에서 실리콘 이산화물 비유전체 상수의 약2배 이상이다. 이것은 본 발명의 층이진 막에 대한 전하 저장 밀도가 실리콘 산화물 보다 2배의 전하 저장 밀도를 갖는 것으로 해석된다.
또한 이트륨 산화물층(8)을 형성하기 위한 별도의 방법이 본 발명의 장점을 얻을 수 있도록 사용될 수 있다는 것을 인지해야 한다. 예를들어, 이트륨 산화물층(8)은 산화 분위기내에서 1시간 동안 700℃의 온도로 이구조를 가열함으로써, 이트륨 금속의 보다 고속 열 산화를 종래의 방법으로 형성시킬 수 있다. 또한, 이트륨 산호물 층(8)을 형성하기 위한 별도의 방법은 이트륨 산화물의 반응성 스퍼터링 또는 화학 진공 증착 방법으로 이트륨 산화물을 증착한다.
상술한 바와 같은 캐패시터의 제조 후에, 캐패시터를 포함하는 직접 회로는 트랜지스터들 및 다른 소자들을 형성하고, 이들사이에 전기적 접촉을 제공하며 외부 접속부에 패드를 결합하기 위해, 종래의 방법에 따라 완성될 수 있다. 그다음, 개별적인 회로들이 기판 부분(2)으로부터 분리되고, 외부 접속은 종래의 기술로 공지된 바와 같은 와이어 본딩, 직접 범프 접속(bump connection), 또는 이와 유사한 방법으로 이곳에 접속된다. 그다음, 개별적인 회로들은 듀얼-인-라인(dual-in-line) 패키지, 칩 캐리어 또는 다른 형태의 패키지로 패키지될 수 있다. 이러한 패키지의 한 예는 1985년 1월 22일 허여되고, 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,495,376호에 기술되어 있다.
또한 별도의 여러가지 캐패시터 구조들이 본 발명의 유전체에 사용될 수 있다. 예를들어, 캐패시터의 하부 플레이트가 미합중국 특허 제4,577,390호 및 제4,613,956호에 상술되고 도시된 바와 같은 도프된 폴리실리콘 층에 의해 형성될 수 있다. 기판(2)의 표면에서의 절연층 박막(22) 위에 배치된 폴리실리콘으로 된 하부 플레이트(20)을 갖고있는 이러한 구조의 한예가 제5도에 도시되었다. 실리콘 질화물층(6)은 폴리실리콘 층(20) 위에 배치되고, 이트륨 산화물층(8)은 실리콘 질화물층 위에 배치된다. 이 실시예내의 상부 플레이트는 앞에서와 같은 알루미늄층(10)일 수 있다. 또한 또다른 실시예에서, 하부 플레이트는 도전성이 개선된 내화 금속 규화물(refractory metal silicide)로 형성되거나, 도포된다.
텅스텐 및 텅스텐 합금과 같은 다른 금속, 내화 금속 규화물과 같은 화합물, 또는 폴리실리콘층의 사용을 포함하는 또 다른 구조는 상부 플레이트로서 다른 도전성 물질을 사용하기 위한 것이다. 상부 플레이트로서 이러한 다른 물질의 사용은 실리콘 질화물 위의 이트륨 질화물을 포함하는 본 발명의 막이 가열(폴리실리콘의 증착 또는 규화물 막의 직접 반응 형성시에)된 경우 누설 특성의 소정의 저하가 발생된 것이라는 기대보다 덜 양호하다 그러나, 실리콘 질화물층(6)의 존재가 종래의 방법으로 실행된 바와같은 실리콘 또는 실리콘 산화물 막상에 직접 배치된 이트륨 산화물 막보다 감소된 저하를 제공하게 된다는 것은 명백하다.
또 다른 별도의 구조는 단결정 실리콘 내에서의 저부 플레이트를 갖거나 폴리 실리콘 내의 저부 플레이트를 갖는 트렌치 또는 다른 리세스내의 실리콘 질화물 위에 놓인 이트륨 산화물로된 유전체를 갖고있는 개패시터를 형성한다. 트렌치 및 리세스내에 형성된 캐패시터의 예들은 텍사스 인스트루먼츠 인코포레이티드에 양도되고 1984년 8월 21일 허여된 미합중국 특허 제4,467,450호 및 1987년 3월 17일 허여된 미합중국 특허 제4,651,184호에 기술되어있다. 제6도를 참조하면, 트렌치 캐패시터는 하부 플레이트가 기판(2)의 내부를 에칭한 트렌치의 측벽내에 배치된 영역(30)이 존재하는 곳에서 도시하였다. 실리콘 질화물 층(6) 및 이트륨 산화물층(8)은 캐패시터를 완성하기 위해 트렌치내에 배치된 상부 플레이트(10)을 갖는 앞에서와 같은 하부 플레이트(30)위에 배치된다. 트렌치 또는 리세스를 사용하는 또다른 별도의 구조는 층이진 막 및 그 위에 배치된 상부 플레이트를 갖는 제6도에 도시한 바와 같은 트렌치 또는 리세스 내에 배치된 제5도 내에 도시한 바와 같이 폴리실리콘 하부 플레이트를 포함하고, 또한 트렌치에의해 정해진 메사(mesa)의 측면상에 배치된 캐패시터 하부 플레이트를 갖는 분리 영역이 트렌치의 저부에 배치되는 필라 캐패시터(pillar capacitor)를 포함한다. 본 발명의 층이진 막이 제2도의 플라나 경우에 제공된것과 같은 구조내에 동일한 구조를 제공할 것이라 믿어진다.
본 발명이 이곳에 양호한 실시예 및 몇개의 별도의 실시예를 참조하여 상세히 설명되었을지라도 이 설명은 예시적인 방법으로 기술되었고, 본 발명을 제한하려는 의도로 구성된 것이아니라는 것을 이해해야한다. 본 발명의 실시예 및 부수적인 실시예의 다수의 변형 예가 본 발명의 상세한 설명을 참고하여 본 분야에 숙련된 기술자에의해 제조될 수 있다는 것을 이해해야 한다. 이러한 변형예 및 부수적인 실시예는 이하에 청구된 본 발명의 범위와 배경내에 있다고 생각된다.

Claims (7)

  1. 실리콘을 포함하는 제1 플레이트, 상기 제1 플레이트에 인접되게 배치된 실리콘 질화물을 포함하는 제1 유전체막, 상기 제1 유전체 막에 인접되게 배치된 이트륨 산화물을 포함하고 상기 제1 플레이트에 대향하는 제2 유전체막, 및 상기 제2 유전체 막에 인접되게 배치도고 상기 제1 플레이트에 대향하는 제2 플레이트를 포함하는 것을 특징으로 하는 집적 회로용 캐패시터.
  2. 제1항에 있어서, 상기 제1 플레이트가 단결정 실리콘을 포함하는 것을 특징으로 하는 직접 회로용 캐패시터.
  3. 제2항에 있어서, 상기 제1 플레이트가 반도체 본체의 표면 내에 에치된 리세스의 측벽을 포함하는 것을 특징으로 하는 집적 회로용 캐패시터.
  4. 제1항에 있어서, 상기 캐패시터가 반도체 본체의 표면내에 에치된 리세스내에 형성된 것을 특징으로 하는 집적 회로용 캐패시터.
  5. 제1항에 있어서, 상기 제1 플레이트가 폴리실리콘층을 포함하는 것을 특징으로 하는 집적 회로용 캐패시터.
  6. 제1항에 있어서, 상기 제2 플레이트가 금속을 포함하는 것을 특징으로 하는 집적 회로용 캐패시터.
  7. 제6항에 있어서, 상기 금속이 알루미늄인 것을 특징으로 하는 집적회로용 캐패시터.
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