JPS62198153A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62198153A JPS62198153A JP61041065A JP4106586A JPS62198153A JP S62198153 A JPS62198153 A JP S62198153A JP 61041065 A JP61041065 A JP 61041065A JP 4106586 A JP4106586 A JP 4106586A JP S62198153 A JPS62198153 A JP S62198153A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基体上の異種＆！ Ｉ！膜の境界部にお
ける絶縁耐電圧の向上を図った半導体装置に関する。
ける絶縁耐電圧の向上を図った半導体装置に関する。
従来の半導体装置として、例えば、第３図に示されるも
のがある。この半導体装置は、半導体基板１と、該基体
１の表面に形成される窒化シリコン或いは窒化シリコン
と酸化シリコンの複合物による第１の絶縁膜２と、多結
晶シリコン等を用いて絶縁膜２上に形成される第１のゲ
ート電極３と、該ゲート電極３を覆うように形成される
第２の絶縁膜４と、半導体基体１より除去した絶縁膜２
の部分に形成される酸化シリコンによる第３の絶縁膜５
と、該絶縁膜５および絶縁膜４の一部の表面に形成され
る第２のゲート電極６より成るもので、例えば、ＤＲＡ
、Ｍメモリセルとして使用されるものである。
のがある。この半導体装置は、半導体基板１と、該基体
１の表面に形成される窒化シリコン或いは窒化シリコン
と酸化シリコンの複合物による第１の絶縁膜２と、多結
晶シリコン等を用いて絶縁膜２上に形成される第１のゲ
ート電極３と、該ゲート電極３を覆うように形成される
第２の絶縁膜４と、半導体基体１より除去した絶縁膜２
の部分に形成される酸化シリコンによる第３の絶縁膜５
と、該絶縁膜５および絶縁膜４の一部の表面に形成され
る第２のゲート電極６より成るもので、例えば、ＤＲＡ
、Ｍメモリセルとして使用されるものである。
以上の構成において、第２図（ａｌ〜（ｄ）によりその
製造工程を説明するに、先ず、半導体基体１の表面に第
１の絶縁膜２が形成される。
製造工程を説明するに、先ず、半導体基体１の表面に第
１の絶縁膜２が形成される。
ついで、第２図（ａ）のように、絶縁膜２の所定部分の
表面に第１のゲート電極３が、形成される。さらに、第
２図（ｂｌに示すように、酸化性雪間中の熱処理によっ
てゲート電極３を覆うように第２の絶縁膜４を形成する
。次に、第２図（ｅ）に示すように、ゲート電極３およ
び絶縁膜４をマスクし、絶縁膜２をエツチング除去する
。ついで酸化性雰囲気内で熱処理を施すことにより、半
導体基体１の表面（エツチングによって絶縁膜２を除去
した部分）に第３の絶縁膜５を形成する（第２図（ｄ）
）。更に、多結晶シリコンによる第２のゲート電極６を
絶縁膜４の１部および絶縁膜５上に形成して、第３図の
半導体装置が得られる。
表面に第１のゲート電極３が、形成される。さらに、第
２図（ｂｌに示すように、酸化性雪間中の熱処理によっ
てゲート電極３を覆うように第２の絶縁膜４を形成する
。次に、第２図（ｅ）に示すように、ゲート電極３およ
び絶縁膜４をマスクし、絶縁膜２をエツチング除去する
。ついで酸化性雰囲気内で熱処理を施すことにより、半
導体基体１の表面（エツチングによって絶縁膜２を除去
した部分）に第３の絶縁膜５を形成する（第２図（ｄ）
）。更に、多結晶シリコンによる第２のゲート電極６を
絶縁膜４の１部および絶縁膜５上に形成して、第３図の
半導体装置が得られる。
第１のゲート電極３は、第１の絶縁膜２および半導体基
体１の組み合わせより、メモリセルの容量部として動作
する。また、第２のゲート電極６は、第３の絶縁膜５お
よび半導体基体ｌと共にＭＯ３型トランジスタを構成し
、メモリセルの書き込み、読み出し用のゲートとして機
能する。
体１の組み合わせより、メモリセルの容量部として動作
する。また、第２のゲート電極６は、第３の絶縁膜５お
よび半導体基体ｌと共にＭＯ３型トランジスタを構成し
、メモリセルの書き込み、読み出し用のゲートとして機
能する。
〔発明が解決しようとする問題点〕
しかし、従来の半導体装置によれば、第１の′４ｔＡ縁
膜２は難酸化性の窒化シリコンを主材料としているため
、この部分で酸化反応が妨げられ、絶縁膜２と絶縁膜５
の境界部分にくびれ７が生じる恐れがある（第２図（ｄ
ｌおよび第３図）。この際、絶縁膜２に絶縁膜５の成長
時のひずみが蓄積されるために、ゲート電極６と半導体
基体１間の電気的な絶縁耐圧が低下する原因となる。例
えば、約４００人の第２の絶縁膜４の破壊耐電圧は約３
０Ｖである。ところが、くびれ７が生じるために、破壊
耐圧は約１５Ｖに低下することがあり、また、耐圧低下
のゆらぎも大きいために製造良品率を低下させる不都合
がある。
膜２は難酸化性の窒化シリコンを主材料としているため
、この部分で酸化反応が妨げられ、絶縁膜２と絶縁膜５
の境界部分にくびれ７が生じる恐れがある（第２図（ｄ
ｌおよび第３図）。この際、絶縁膜２に絶縁膜５の成長
時のひずみが蓄積されるために、ゲート電極６と半導体
基体１間の電気的な絶縁耐圧が低下する原因となる。例
えば、約４００人の第２の絶縁膜４の破壊耐電圧は約３
０Ｖである。ところが、くびれ７が生じるために、破壊
耐圧は約１５Ｖに低下することがあり、また、耐圧低下
のゆらぎも大きいために製造良品率を低下させる不都合
がある。
本発明は上記に濫みてなされたものであり、異種絶縁膜
の境界部分に生じるくびれを無くして絶縁破壊耐電圧の
均一化を図るため、第２の絶縁膜の底面下に位置する第
１の絶縁膜の１部をエツチングの際に除去し、第３の絶
縁膜を第２の絶縁膜の底面下に喰い込ませるようにした
半導体装置を提供するものである。
の境界部分に生じるくびれを無くして絶縁破壊耐電圧の
均一化を図るため、第２の絶縁膜の底面下に位置する第
１の絶縁膜の１部をエツチングの際に除去し、第３の絶
縁膜を第２の絶縁膜の底面下に喰い込ませるようにした
半導体装置を提供するものである。
本発明の半導体装置によれば、第２の絶縁膜の底面下に
おいて第１の絶縁膜が除去され、この部分においてくび
れが生じないように第２の絶縁膜と第３の絶縁膜が完全
に接続し、かつ、第１の絶縁膜と第２のゲート電極が非
接触状態となることによりこの部分の絶縁耐電圧を向上
させる。
おいて第１の絶縁膜が除去され、この部分においてくび
れが生じないように第２の絶縁膜と第３の絶縁膜が完全
に接続し、かつ、第１の絶縁膜と第２のゲート電極が非
接触状態となることによりこの部分の絶縁耐電圧を向上
させる。
以下、本発明による半導体装置を詳細に説明する。
第１図（ａｌ、ｆｂｌ、（Ｃ１は本発明の一実施例を示
し、第２図と同一の部分は同一の引用数字で示したので
重複する説明は省略するが、第１のゲート電極３と第２
の絶縁膜４をマスクとしてエツチングする際、このエツ
チングによって第１の絶縁膜２を後退させ、第２の絶縁
ｎ欠４の下部に空隙を形成し、この空隙１０を第３の絶
縁膜５によって埋めるようにしたものである。
し、第２図と同一の部分は同一の引用数字で示したので
重複する説明は省略するが、第１のゲート電極３と第２
の絶縁膜４をマスクとしてエツチングする際、このエツ
チングによって第１の絶縁膜２を後退させ、第２の絶縁
ｎ欠４の下部に空隙を形成し、この空隙１０を第３の絶
縁膜５によって埋めるようにしたものである。
以上の半導体装置は次の製造工程によって製造される。
第２図（ａ）、（ｂ）の工程において、半導体基板１上
に第１のゲート電極３および第２の絶縁膜４を順次形成
する。ついで、第２図（Ｃ１のエツチング処理をする際
に、等方性のエツチング方法、例えば高温の熱リン酸に
よるウェットエツチング法等を用い、十分な時間を加え
ながら第１の絶縁膜２を第２の絶縁膜４の外忌部より後
退させる。この処理によって第１図（ａｌの如く、第２
の絶縁膜４の底面下に空隙１５が形成される。
に第１のゲート電極３および第２の絶縁膜４を順次形成
する。ついで、第２図（Ｃ１のエツチング処理をする際
に、等方性のエツチング方法、例えば高温の熱リン酸に
よるウェットエツチング法等を用い、十分な時間を加え
ながら第１の絶縁膜２を第２の絶縁膜４の外忌部より後
退させる。この処理によって第１図（ａｌの如く、第２
の絶縁膜４の底面下に空隙１５が形成される。
この後、酸化性雰囲気中で熱処理を施し、第３の絶縁膜
５を形成する。この際、第３の絶縁膜５の厚さＣ２が第
１の絶縁膜２の厚みｔｌに比べて十分に大きい場合、空
隙ｌＯは第３の絶縁膜５によって充填される。これによ
って、第３の絶縁膜５と第２の絶縁膜４は、第１図（ｂ
）に示すように完全に接続される。ついで、第１図（Ｃ
）に示すように、第２のゲート電極６を第２および第３
の絶縁膜４．５上に形成することによって、メモリセル
が完成する。
５を形成する。この際、第３の絶縁膜５の厚さＣ２が第
１の絶縁膜２の厚みｔｌに比べて十分に大きい場合、空
隙ｌＯは第３の絶縁膜５によって充填される。これによ
って、第３の絶縁膜５と第２の絶縁膜４は、第１図（ｂ
）に示すように完全に接続される。ついで、第１図（Ｃ
）に示すように、第２のゲート電極６を第２および第３
の絶縁膜４．５上に形成することによって、メモリセル
が完成する。
一般に、酸化シリコン膜は、シリコン基体を酸化して形
成する場合、その全膜厚の約％が当初のシリコン基体表
面の上へ盛り上がることが知られている。第１図（ｂｌ
に示すように、第３の絶縁膜５の膜圧をＣ２、第３の絶
縁膜５が半導体基体１の表面へ盛り上がる厚さをｔｌ、
第１の絶縁膜２の厚さく即ち、空隙１０の高さ）を１．
とすれば、第３の絶縁膜５が空隙１０をすべて充填する
ことによって第２の絶縁膜４と接続される為には、 １、≦ｔｉ＝！４ｘｔｚ なる関係、即ち、２×ｔ１≦ｔ２の関係の成立すること
が必要である。つまり、第３の絶縁膜５の厚さが、第１
の絶縁膜２の厚さの２倍よ°り大きいとき、第２および
第３の絶縁膜４および５が完全に接続され、第２のゲー
ト電極６の破壊耐電圧が向上する。
成する場合、その全膜厚の約％が当初のシリコン基体表
面の上へ盛り上がることが知られている。第１図（ｂｌ
に示すように、第３の絶縁膜５の膜圧をＣ２、第３の絶
縁膜５が半導体基体１の表面へ盛り上がる厚さをｔｌ、
第１の絶縁膜２の厚さく即ち、空隙１０の高さ）を１．
とすれば、第３の絶縁膜５が空隙１０をすべて充填する
ことによって第２の絶縁膜４と接続される為には、 １、≦ｔｉ＝！４ｘｔｚ なる関係、即ち、２×ｔ１≦ｔ２の関係の成立すること
が必要である。つまり、第３の絶縁膜５の厚さが、第１
の絶縁膜２の厚さの２倍よ°り大きいとき、第２および
第３の絶縁膜４および５が完全に接続され、第２のゲー
ト電極６の破壊耐電圧が向上する。
このように、境界部１１において、第３の絶縁膜５と第
２の絶縁膜４が完全に接続されて第１の絶縁膜２を覆う
ため、境界部１１における第３の絶縁膜５は薄くならな
い。したがって、第２のゲート電極６と半導体基体１間
の絶縁耐電圧は低下しない。また、第１の絶縁膜２は、
酸化性熱処理の際、難酸化性のために、ひずみが入り易
いのであるが、第２のゲート電極６との接続が完全に断
たれるため、これによっても絶縁耐電圧の低下を防止す
ることができる。
２の絶縁膜４が完全に接続されて第１の絶縁膜２を覆う
ため、境界部１１における第３の絶縁膜５は薄くならな
い。したがって、第２のゲート電極６と半導体基体１間
の絶縁耐電圧は低下しない。また、第１の絶縁膜２は、
酸化性熱処理の際、難酸化性のために、ひずみが入り易
いのであるが、第２のゲート電極６との接続が完全に断
たれるため、これによっても絶縁耐電圧の低下を防止す
ることができる。
以上説明した通り、本発明の半導体装置によれば、半導
体基体１と第２のゲート電極６間の電気的絶縁耐電圧の
低下を防止でき、製造良品率を向上させることができる
。
体基体１と第２のゲート電極６間の電気的絶縁耐電圧の
低下を防止でき、製造良品率を向上させることができる
。
第１図（ａ）、（ｂ）、（Ｃ）は本発明の半導体装置の
製造工程を示す説明図、第２図（ａｌ、（ｂｌ、（Ｃ１
、（ｄ）は従来の半導体装置の製造工程を示す説明図。 第３図は従来の半導体装置を示す説明図。 符号の説明 ■−・・−半導体基体 ２．４．５−・−・−絶
縁膜３．６〜・−・・・ゲート電極 １０−・・・・
・・−空隙１１・・−・−境界部
製造工程を示す説明図、第２図（ａｌ、（ｂｌ、（Ｃ１
、（ｄ）は従来の半導体装置の製造工程を示す説明図。 第３図は従来の半導体装置を示す説明図。 符号の説明 ■−・・−半導体基体 ２．４．５−・−・−絶
縁膜３．６〜・−・・・ゲート電極 １０−・・・・
・・−空隙１１・・−・−境界部
Claims (1)
- 【特許請求の範囲】 半導体基体の所定の第１の領域に形成された第１の絶
縁膜上に設けられ、上面および少なくとも１つの側面を
第２の絶縁膜によって被われた第１のゲート電極と、 前記半導体基体の前記第１の領域に隣接す る第２の領域に形成された第３の絶縁膜から前記第２の
絶縁膜にかけて設けられる第２のゲート電極を備え、 前記第３の絶縁膜は、前記第１のゲート電 極の前記少なくとも１つの側面を被う前記第２の絶縁膜
とその部分の底面下において接続されるとともに前記第
１の絶縁膜より膜厚が大であることを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041065A JPS62198153A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
| US07/019,281 US4761678A (en) | 1986-02-26 | 1987-02-26 | Integrated circuit semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041065A JPS62198153A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62198153A true JPS62198153A (ja) | 1987-09-01 |
Family
ID=12598030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041065A Pending JPS62198153A (ja) | 1986-02-26 | 1986-02-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4761678A (ja) |
| JP (1) | JPS62198153A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888820A (en) * | 1988-12-06 | 1989-12-19 | Texas Instruments Incorporated | Stacked insulating film including yttrium oxide |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2967538D1 (en) * | 1978-06-14 | 1985-12-05 | Fujitsu Ltd | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| JPS607389B2 (ja) * | 1978-12-26 | 1985-02-23 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| JPS5856268B2 (ja) * | 1978-12-26 | 1983-12-14 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| JPS5621372A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5927102B2 (ja) * | 1979-12-24 | 1984-07-03 | 富士通株式会社 | 半導体記憶装置 |
| EP0056195B1 (en) * | 1980-12-25 | 1986-06-18 | Fujitsu Limited | Nonvolatile semiconductor memory device |
| US4511911A (en) * | 1981-07-22 | 1985-04-16 | International Business Machines Corporation | Dense dynamic memory cell structure and process |
| JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
-
1986
- 1986-02-26 JP JP61041065A patent/JPS62198153A/ja active Pending
-
1987
- 1987-02-26 US US07/019,281 patent/US4761678A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4761678A (en) | 1988-08-02 |
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