JPS627152A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS627152A JPS627152A JP60144753A JP14475385A JPS627152A JP S627152 A JPS627152 A JP S627152A JP 60144753 A JP60144753 A JP 60144753A JP 14475385 A JP14475385 A JP 14475385A JP S627152 A JPS627152 A JP S627152A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- insulating film
- deep hole
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに関し、特に高集積化が可能なダ
イナミック形ＭＯＳランダムアクセスメモリ（以下、ダ
イナミックＭＯ８−ＲＡＭと記す）に関する。
イナミック形ＭＯＳランダムアクセスメモリ（以下、ダ
イナミックＭＯ８−ＲＡＭと記す）に関する。
ダイナミック形ＭＯ８−ＲＡＭでは高集積化のためにメ
モリセルの面積を低減する必要がある。
モリセルの面積を低減する必要がある。
このために、第２図に示すように、シリコン基板１の中
に深い孔２を形成し、その中に薄い絶縁膜３を形成して
大きなメモリ蓄積容量を実現する方法がたとえば、アイ
・イー・イー・イー・トランスアクションズ・オン・エ
レクトロン・デバイスズ（ＩＥＥＥ ＴｒａｎＳａｃｔ
ｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）
。
に深い孔２を形成し、その中に薄い絶縁膜３を形成して
大きなメモリ蓄積容量を実現する方法がたとえば、アイ
・イー・イー・イー・トランスアクションズ・オン・エ
レクトロン・デバイスズ（ＩＥＥＥ ＴｒａｎＳａｃｔ
ｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）
。
ＥＤ−３１，Ｎｏ、６．第７４６〜７５３頁、１９８４
に報告されている。この構造では第１層目の多結晶シリ
コン４が深孔２内にも埋め込まれていてプレートと呼ば
れるキャパシタ電極を形成している。さらに、第２層の
ゲート電極５，６がメネジセル中でワード線を形成して
いる。このような構造のメモリセルは次のような欠点を
有していた６（１）蓄積容量では電荷は深孔のシリコン
基板側に形成されているため、アルファ線等により雑音
電荷がメモリセル部に混入した場合に、蓄積電荷に混入
してメモリ情報が失われやすい。
に報告されている。この構造では第１層目の多結晶シリ
コン４が深孔２内にも埋め込まれていてプレートと呼ば
れるキャパシタ電極を形成している。さらに、第２層の
ゲート電極５，６がメネジセル中でワード線を形成して
いる。このような構造のメモリセルは次のような欠点を
有していた６（１）蓄積容量では電荷は深孔のシリコン
基板側に形成されているため、アルファ線等により雑音
電荷がメモリセル部に混入した場合に、蓄積電荷に混入
してメモリ情報が失われやすい。
（２）さらに、第３図に示したメモリセルの平面レイア
ウト図に見られるように、第１層目多結晶シリコンで形
成された蓄積容量部のプレート電極７は部分的に非常に
細い領域８，９が存在するために、抵抗が高くなったり
、場合によっては断線しやすくなっている。
ウト図に見られるように、第１層目多結晶シリコンで形
成された蓄積容量部のプレート電極７は部分的に非常に
細い領域８，９が存在するために、抵抗が高くなったり
、場合によっては断線しやすくなっている。
本発明の目的は上記従来技術の欠点を解決し。
高集積化が可能で、信頼度の高いダイナミックＭＯ８−
ＲＡＭメモリセルを提供することにある。
ＲＡＭメモリセルを提供することにある。
本発明では上記目的を達成するために、シリコン基板に
深孔を形成し、深孔表面に形成した薄い絶縁膜と第１層
目の多結晶シリコンとで第１の蓄積容量を、さらに第１
層目の多結晶シリコンと第２層目の多結晶シリコンとの
間の薄い絶縁膜で第２の蓄積容量を形成し、さらに第２
層目の多結晶シリコンでメモリセル内のＭＯＳトランジ
スタのゲート電極を形成することを特徴としている。
深孔を形成し、深孔表面に形成した薄い絶縁膜と第１層
目の多結晶シリコンとで第１の蓄積容量を、さらに第１
層目の多結晶シリコンと第２層目の多結晶シリコンとの
間の薄い絶縁膜で第２の蓄積容量を形成し、さらに第２
層目の多結晶シリコンでメモリセル内のＭＯＳトランジ
スタのゲート電極を形成することを特徴としている。
以下、本発明の詳細な説明を実施例を用い上行なう。
本発明の実施例であるメモリセル構造をｎチャンネル形
を例にとって第１図に示す。同図において、ｐ形シリコ
ン基板１表面に深さ１〜６μｍの深孔ｌが形成されてお
り、深孔表面にはＳｉＯ。
を例にとって第１図に示す。同図において、ｐ形シリコ
ン基板１表面に深さ１〜６μｍの深孔ｌが形成されてお
り、深孔表面にはＳｉＯ。
膜やＳｉ、 Ｎ４膜或いはそれらの複合膜１４が５〜５
０ｎｍの薄い膜厚でもって形成されている。上記絶縁膜
１４表面には第１層目の多結晶シリコン１５が蓄積容量
の電極として形成されており、この第１層多結晶シリコ
ンは深孔上部で転送ゲートＭｏＳトランジスタのソース
・ドレインｎ０拡散層１６に接触しており、転送ゲート
ＭＯＳトランジスタを通してこの第１層目多結晶シリコ
ン１５に電荷が蓄えられる。蓄積電荷がシリコン基板１
内に存在しないので、アルファ線等による外部雑音に対
して耐性がある。さらに、蓄積容量値を増大させるため
、第１層目多結晶シリコン表面にはＳ ｉ Ｏ，膜やＳ
ｉ、 Ｎ、膜或いはそれらの複合膜１７が５〜５０ｎｍ
の薄い膜厚でもって形成されている。さらに、この絶縁
＠１７表面には第２層目の多結晶シリコン１８が形成さ
れており、蓄積容量のプレート電極として電源電圧や接
地電位、もしくはそれらの中間電位が印加される。さら
に、メモリセル内の転送ゲートＭＯＳトランジスタのゲ
ート電極１９とワード線２０も第２層目の多結晶シリコ
ンで形成されている。
０ｎｍの薄い膜厚でもって形成されている。上記絶縁膜
１４表面には第１層目の多結晶シリコン１５が蓄積容量
の電極として形成されており、この第１層多結晶シリコ
ンは深孔上部で転送ゲートＭｏＳトランジスタのソース
・ドレインｎ０拡散層１６に接触しており、転送ゲート
ＭＯＳトランジスタを通してこの第１層目多結晶シリコ
ン１５に電荷が蓄えられる。蓄積電荷がシリコン基板１
内に存在しないので、アルファ線等による外部雑音に対
して耐性がある。さらに、蓄積容量値を増大させるため
、第１層目多結晶シリコン表面にはＳ ｉ Ｏ，膜やＳ
ｉ、 Ｎ、膜或いはそれらの複合膜１７が５〜５０ｎｍ
の薄い膜厚でもって形成されている。さらに、この絶縁
＠１７表面には第２層目の多結晶シリコン１８が形成さ
れており、蓄積容量のプレート電極として電源電圧や接
地電位、もしくはそれらの中間電位が印加される。さら
に、メモリセル内の転送ゲートＭＯＳトランジスタのゲ
ート電極１９とワード線２０も第２層目の多結晶シリコ
ンで形成されている。
第４図は本実施例によるメモリセルの平面レイアウト図
である。第２層目のＰｏ１ｙ Ｓｉで形成されるプレー
ト電極１８は図に示されているように、大きな幅をもっ
て横方向に走っており、第３図に示した従来例に見られ
るような細いプレート領域は存在しない。またプレート
電極１８はワード線１９．２０と重なり部がないために
、ワード線の寄生容量が小さく、メモリの高速化が可能
となる。
である。第２層目のＰｏ１ｙ Ｓｉで形成されるプレー
ト電極１８は図に示されているように、大きな幅をもっ
て横方向に走っており、第３図に示した従来例に見られ
るような細いプレート領域は存在しない。またプレート
電極１８はワード線１９．２０と重なり部がないために
、ワード線の寄生容量が小さく、メモリの高速化が可能
となる。
第４図において、２１はコンタクト孔、２２は金属やシ
リサイド層や多結晶シリコンによるデータ線である。
リサイド層や多結晶シリコンによるデータ線である。
第５図は本実施例によ°るメモリセルの製造プロセスを
示すものである。厚いフィールド酸化膜３０を形成した
後、深さ１〜６μｍの深孔１３をドライエッチにより形
成し、シリコン基板表面にＳｉＯ□膜やＳｉ、Ｎｏ Ｗ
Ｘ或いはそれらの複合膜による薄い絶縁膜３１を形成し
た後、リンゲラフィブロセスにより深孔１３の周辺の一
部３２で上記薄い絶縁膜３１を除去し、シリコン基板１
を露出させる（第５図Ａ）。次に、高濃度ｎ形不純物が
添加された厚さ０．１〜０．３ μｍの第１層目の多
結晶シリコン３３を深孔１３をおおうように形成する。
示すものである。厚いフィールド酸化膜３０を形成した
後、深さ１〜６μｍの深孔１３をドライエッチにより形
成し、シリコン基板表面にＳｉＯ□膜やＳｉ、Ｎｏ Ｗ
Ｘ或いはそれらの複合膜による薄い絶縁膜３１を形成し
た後、リンゲラフィブロセスにより深孔１３の周辺の一
部３２で上記薄い絶縁膜３１を除去し、シリコン基板１
を露出させる（第５図Ａ）。次に、高濃度ｎ形不純物が
添加された厚さ０．１〜０．３ μｍの第１層目の多
結晶シリコン３３を深孔１３をおおうように形成する。
この時多結晶シリコン３３はシリコン基板の露出してい
る部分３２とシリコン基板と接触する（第５図Ｂ）０次
に、第１層目の多結晶シリコンの表面に薄い絶縁膜３４
をＳ ｉ Ｏ，膜やＳｉ、 Ｎ４膜によって厚さ５〜５
０ｎｍの範囲で形成する。
る部分３２とシリコン基板と接触する（第５図Ｂ）０次
に、第１層目の多結晶シリコンの表面に薄い絶縁膜３４
をＳ ｉ Ｏ，膜やＳｉ、 Ｎ４膜によって厚さ５〜５
０ｎｍの範囲で形成する。
この薄い絶縁膜３４は転送ゲートＭＯ８）−ランジスタ
を作る領域ではエツチングにより除去し、露出したシリ
コン基板表面に薄いゲート酸化膜３５を厚さ５〜５０ｎ
ｍの範囲で形成すセ芒の後、高濃度ｎ形不純物をドープ
された第２層目の多結晶シリコンにより、深孔部の蓄積
容量のプレート電極３６．及びワード線３７．３８を形
成する。この場合、第２層目の多結晶シリコンからシリ
コン基板が露出した部分３２へ、ｎ形不純物が拡散され
、ｎ影領域４２が形成される。（第５図Ｃ）。
を作る領域ではエツチングにより除去し、露出したシリ
コン基板表面に薄いゲート酸化膜３５を厚さ５〜５０ｎ
ｍの範囲で形成すセ芒の後、高濃度ｎ形不純物をドープ
された第２層目の多結晶シリコンにより、深孔部の蓄積
容量のプレート電極３６．及びワード線３７．３８を形
成する。この場合、第２層目の多結晶シリコンからシリ
コン基板が露出した部分３２へ、ｎ形不純物が拡散され
、ｎ影領域４２が形成される。（第５図Ｃ）。
次に、ＭＯＳトランジスタのしきい値電圧を制御するた
めの不純物イオン打ち込みを行なった後、第２層目のゲ
ート３６，３７．３８を多結晶シリコンなどにより形成
する（第５図Ｄ）０次にソース、ドレイン領域３９を形
成し、ＰＳＧ膜４０電極コンタクト孔、電極配線４１を
形成する（第５図Ｅ）、〔発明の効果〕 上記のように１本発明によれば（１）高集積化可能なメ
モリセルが小さな面積で実現でき、（２）アルファ線等
によるソフトエラーが防止でき、（３）ｉｌ造歩留りよ
く微細加工が可能なダイナミックメモリセルが実現でき
る。
めの不純物イオン打ち込みを行なった後、第２層目のゲ
ート３６，３７．３８を多結晶シリコンなどにより形成
する（第５図Ｄ）０次にソース、ドレイン領域３９を形
成し、ＰＳＧ膜４０電極コンタクト孔、電極配線４１を
形成する（第５図Ｅ）、〔発明の効果〕 上記のように１本発明によれば（１）高集積化可能なメ
モリセルが小さな面積で実現でき、（２）アルファ線等
によるソフトエラーが防止でき、（３）ｉｌ造歩留りよ
く微細加工が可能なダイナミックメモリセルが実現でき
る。
尚、本発明は上記実施例に限定されることなく、本発明
の思想から逸脱しない範囲で種々変更可能である。例え
ば実施例ではｎチャネル形のメモリセルを例にしている
が；ｐチャネル形でも可能である。さらに第１，５図に
おいて、ｐ形基板として高濃度ｐ形基板表面上に低濃度
ｐ形層を形成したエピタキシャル基板を用いることも可
能である。さらにシリコン基板表面に１０１ｓ〜１０１
７Ｉ：ｍ−’の不純物濃度を有しさらに深孔よりも深い
深さを有するウェル領域をアルファ線によるソフトエラ
一対策に形成することができる。またその他のソフトエ
ラ一対策として深孔の周囲の空乏層のの、びを抑えるた
めの１０１１〜１０”ａｍ−’の比較的高い不純物濃度
を有する層を設けることもできる。
の思想から逸脱しない範囲で種々変更可能である。例え
ば実施例ではｎチャネル形のメモリセルを例にしている
が；ｐチャネル形でも可能である。さらに第１，５図に
おいて、ｐ形基板として高濃度ｐ形基板表面上に低濃度
ｐ形層を形成したエピタキシャル基板を用いることも可
能である。さらにシリコン基板表面に１０１ｓ〜１０１
７Ｉ：ｍ−’の不純物濃度を有しさらに深孔よりも深い
深さを有するウェル領域をアルファ線によるソフトエラ
一対策に形成することができる。またその他のソフトエ
ラ一対策として深孔の周囲の空乏層のの、びを抑えるた
めの１０１１〜１０”ａｍ−’の比較的高い不純物濃度
を有する層を設けることもできる。
さらに、ＭＯＳトランジスタのゲート電極は、シリサイ
ドや高融点金属及び多結晶シリコンとの複合膜でもよい
。
ドや高融点金属及び多結晶シリコンとの複合膜でもよい
。
第１図は本発明によ゛る実施例の断面構造、゛第２図は
従来例の断面構造、第３図は従来例の平面レイアウト図
、第４図は実施例の平面レイアウト図、第５図は実施例
の製造工程を表わす図である。 １・・・基板、２・・・孔、３・・・絶縁膜、４・・・
多結晶シリコン膜、５，６・・・ゲート電極、１４・・
・複合膜、１５・・・多結晶シリコン膜、１７・・・複
合膜。 冨 １ 図 第 Ｚ 図 罫４図
従来例の断面構造、第３図は従来例の平面レイアウト図
、第４図は実施例の平面レイアウト図、第５図は実施例
の製造工程を表わす図である。 １・・・基板、２・・・孔、３・・・絶縁膜、４・・・
多結晶シリコン膜、５，６・・・ゲート電極、１４・・
・複合膜、１５・・・多結晶シリコン膜、１７・・・複
合膜。 冨 １ 図 第 Ｚ 図 罫４図
Claims (1)
- １、半導体基板上に設けられた絶縁ゲート形電界効果ト
ランジスタと電荷蓄積容量とからなるダイナミック形メ
モリセルによつて構成された半導体メモリにおいて、上
記電荷蓄積容量は半導体基板に形成された深孔と、深孔
表面上に形成された第１の薄い絶縁膜と、該絶縁膜表面
に形成され、かつ深孔上部で半導体基板に直接接してい
る第１層目の導電層による第１のゲート電極と、該第１
のゲート電極上に形成された第２の薄い絶縁膜と、該第
２の絶縁膜上に形成された第２層目の導電層による第２
のゲート電極をそなえ、該第２層目の導電層によつてゲ
ート電極が形成された絶縁ゲート形電界効果トランジス
タとから構成されていることを特徴とする半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144753A JPS627152A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144753A JPS627152A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627152A true JPS627152A (ja) | 1987-01-14 |
Family
ID=15369577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144753A Pending JPS627152A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4029070A1 (de) * | 1990-07-12 | 1992-01-23 | Samsung Electronics Co Ltd | Halbleiterbauelement und verfahren zu seiner herstellung |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
-
1985
- 1985-07-03 JP JP60144753A patent/JPS627152A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| DE4029070A1 (de) * | 1990-07-12 | 1992-01-23 | Samsung Electronics Co Ltd | Halbleiterbauelement und verfahren zu seiner herstellung |
| DE4029070C2 (ja) * | 1990-07-12 | 1992-07-16 | Samsung Electronics Co., Ltd., Suwon, Kr |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900000170B1 (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
| US4646118A (en) | Semiconductor memory device | |
| JPS6037619B2 (ja) | 半導体メモリ装置 | |
| JPH0616549B2 (ja) | 半導体集積回路装置 | |
| US4746959A (en) | One-transistor memory cell for large scale integration dynamic semiconductor memories and the method of manufacture thereof | |
| JPS60189964A (ja) | 半導体メモリ | |
| US4388121A (en) | Reduced field implant for dynamic memory cell array | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPH07109874B2 (ja) | 半導体装置及びその製造方法 | |
| JPS627152A (ja) | 半導体メモリ | |
| JPS627153A (ja) | 半導体メモリ | |
| JPH01143350A (ja) | 半導体記憶装置 | |
| EP0194682B1 (en) | Semiconductor memory device | |
| JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPH0329186B2 (ja) | ||
| JPS61140171A (ja) | 半導体記憶装置 | |
| JPH0321103B2 (ja) | ||
| JP2803729B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3234010B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2949739B2 (ja) | 半導体集積回路装置 | |
| JPS59175157A (ja) | Ｍｉｓ型半導体記憶装置およびその製造方法 | |
| JP3071274B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| JPS61139059A (ja) | 半導体集積回路装置 | |
| JPH0258366A (ja) | 半導体記憶装置 | |
| JP2770416B2 (ja) | 半導体記憶装置 |