JPH04286152A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH04286152A JPH04286152A JP3074721A JP7472191A JPH04286152A JP H04286152 A JPH04286152 A JP H04286152A JP 3074721 A JP3074721 A JP 3074721A JP 7472191 A JP7472191 A JP 7472191A JP H04286152 A JPH04286152 A JP H04286152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリの製造
方法に関し、特に、メモリセルを構成するキャパシタと
してスタックトキャパシタを用いる半導体メモリの製造
に適用して好適なものである。
方法に関し、特に、メモリセルを構成するキャパシタと
してスタックトキャパシタを用いる半導体メモリの製造
に適用して好適なものである。
【０００２】
【従来の技術】高集積のＭＯＳダイナミックＲＡＭとし
て、１個のＭＯＳトランジスタと１個のスタックトキャ
パシタとから成るメモリセルを用いたものが知られてい
る。このスタックトキャパシタは、二層目の多結晶シリ
コン（Ｓｉ）膜から成る下部電極（電荷蓄積ノード）と
、誘電体膜としての絶縁膜と、三層目の多結晶Ｓｉ膜か
ら成る上部電極（セルプレート）とにより形成される。 そして、このスタックトキャパシタによれば、同一占有
面積で比べて、従来のプレーナ型メモリセルで用いられ
ている平面構造のキャパシタよりも大きな容量を得るこ
とができる。
て、１個のＭＯＳトランジスタと１個のスタックトキャ
パシタとから成るメモリセルを用いたものが知られてい
る。このスタックトキャパシタは、二層目の多結晶シリ
コン（Ｓｉ）膜から成る下部電極（電荷蓄積ノード）と
、誘電体膜としての絶縁膜と、三層目の多結晶Ｓｉ膜か
ら成る上部電極（セルプレート）とにより形成される。 そして、このスタックトキャパシタによれば、同一占有
面積で比べて、従来のプレーナ型メモリセルで用いられ
ている平面構造のキャパシタよりも大きな容量を得るこ
とができる。
【０００３】ところが、ＭＯＳダイナミックＲＡＭの高
集積化の進展に伴いメモリセルの面積が縮小されるにつ
れて、スタックトキャパシタでも十分に大きな容量を得
ることが困難になってきている。そこで、このスタック
トキャパシタの容量の増大を図る一つの方法として、Ｃ
ＶＤ法により表面に凹凸を有する多結晶Ｓｉ膜を形成し
、この多結晶Ｓｉ膜を用いて下部電極を形成することに
より、表面の凹凸により下部電極の表面積を増大させる
方法が提案されている。
集積化の進展に伴いメモリセルの面積が縮小されるにつ
れて、スタックトキャパシタでも十分に大きな容量を得
ることが困難になってきている。そこで、このスタック
トキャパシタの容量の増大を図る一つの方法として、Ｃ
ＶＤ法により表面に凹凸を有する多結晶Ｓｉ膜を形成し
、この多結晶Ｓｉ膜を用いて下部電極を形成することに
より、表面の凹凸により下部電極の表面積を増大させる
方法が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、上述のように
表面に凹凸を有する多結晶Ｓｉ膜をＣＶＤ法により形成
する際には、成長温度を±１℃ないし±２℃程度の範囲
で厳密に制御する必要があり、圧力やガス流量も同様に
厳密に制御する必要がある。このため、このような表面
に凹凸を有する多結晶Ｓｉ膜をＣＶＤ法により直接形成
することは実際には難しかった。従って、この発明の目
的は、容量が大きいスタックトキャパシタを簡単に形成
することができる半導体メモリの製造方法を提供するこ
とにある。
表面に凹凸を有する多結晶Ｓｉ膜をＣＶＤ法により形成
する際には、成長温度を±１℃ないし±２℃程度の範囲
で厳密に制御する必要があり、圧力やガス流量も同様に
厳密に制御する必要がある。このため、このような表面
に凹凸を有する多結晶Ｓｉ膜をＣＶＤ法により直接形成
することは実際には難しかった。従って、この発明の目
的は、容量が大きいスタックトキャパシタを簡単に形成
することができる半導体メモリの製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、１個のＭＯＳトランジスタと１個のス
タックトキャパシタとから成るメモリセルを有する半導
体メモリの製造方法において、その結晶粒界に酸化シリ
コン（８ｂ）が形成されている多結晶シリコン膜（８）
を半導体基板（１）上に形成し、酸化シリコン（８ｂ）
をエッチング除去することにより多結晶シリコン膜（８
）を多孔質とし、多孔質とされた多結晶シリコン膜（８
）を熱処理することにより表面に凹凸を有する多結晶シ
リコン膜（８）を形成し、表面に凹凸を有する多結晶シ
リコン膜（８）を用いてスタックトキャパシタの下部電
極を形成するようにしている。
に、この発明は、１個のＭＯＳトランジスタと１個のス
タックトキャパシタとから成るメモリセルを有する半導
体メモリの製造方法において、その結晶粒界に酸化シリ
コン（８ｂ）が形成されている多結晶シリコン膜（８）
を半導体基板（１）上に形成し、酸化シリコン（８ｂ）
をエッチング除去することにより多結晶シリコン膜（８
）を多孔質とし、多孔質とされた多結晶シリコン膜（８
）を熱処理することにより表面に凹凸を有する多結晶シ
リコン膜（８）を形成し、表面に凹凸を有する多結晶シ
リコン膜（８）を用いてスタックトキャパシタの下部電
極を形成するようにしている。
【０００６】
【作用】上述のように構成されたこの発明の半導体メモ
リの製造方法によれば、多孔質とされた多結晶シリコン
膜（８）を熱処理することにより形成される、表面に凹
凸を有する多結晶シリコン膜（８）を用いてスタックト
キャパシタの下部電極を形成するようにしているので、
表面の凹凸により下部電極の表面積を増大させることが
できる。しかも、結晶粒界に酸化シリコン（８ｂ）が形
成されている多結晶シリコン膜（８）をＣＶＤ法により
形成する際の条件（成長温度、圧力、ガス流量など）の
制御は、表面に凹凸を有する多結晶シリコン膜をＣＶＤ
法により直接形成する場合のように厳密に行う必要はな
い。以上により、容量が大きなスタックトキャパシタを
簡単に形成することができる。
リの製造方法によれば、多孔質とされた多結晶シリコン
膜（８）を熱処理することにより形成される、表面に凹
凸を有する多結晶シリコン膜（８）を用いてスタックト
キャパシタの下部電極を形成するようにしているので、
表面の凹凸により下部電極の表面積を増大させることが
できる。しかも、結晶粒界に酸化シリコン（８ｂ）が形
成されている多結晶シリコン膜（８）をＣＶＤ法により
形成する際の条件（成長温度、圧力、ガス流量など）の
制御は、表面に凹凸を有する多結晶シリコン膜をＣＶＤ
法により直接形成する場合のように厳密に行う必要はな
い。以上により、容量が大きなスタックトキャパシタを
簡単に形成することができる。
【０００７】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。この実施例は、スタックトキャパ
シタセル型ＭＯＳダイナミックＲＡＭの製造にこの発明
を適用した実施例である。この実施例においては、図１
Ａに示すように、まず、例えばｐ型Ｓｉ基板１の表面に
熱酸化法によりＳｉＯ２ 膜のようなフィールド絶縁膜
２を選択的に形成して素子間分離を行った後、このフィ
ールド絶縁膜２で囲まれた活性領域の表面に熱酸化法に
よりＳｉＯ２ 膜のようなゲート絶縁膜３を形成する。
照しながら説明する。この実施例は、スタックトキャパ
シタセル型ＭＯＳダイナミックＲＡＭの製造にこの発明
を適用した実施例である。この実施例においては、図１
Ａに示すように、まず、例えばｐ型Ｓｉ基板１の表面に
熱酸化法によりＳｉＯ２ 膜のようなフィールド絶縁膜
２を選択的に形成して素子間分離を行った後、このフィ
ールド絶縁膜２で囲まれた活性領域の表面に熱酸化法に
よりＳｉＯ２ 膜のようなゲート絶縁膜３を形成する。
【０００８】次に、ＣＶＤ法により全面に一層目の多結
晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリン（Ｐ
）のような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、この多結晶Ｓｉ膜をエッチ
ングにより所定形状にパターニングしてワード線ＷＬ１
、ＷＬ２ を形成する。なお、これらのワード線ＷＬ
１ 、ＷＬ２ をポリサイド膜により形成する場合には
、上述の不純物がドープされた多結晶Ｓｉ膜上に高融点
金属シリサイド膜を形成した後にこれらの高融点金属シ
リサイド膜及び多結晶Ｓｉ膜のパターニングを行う。次
に、ワード線ＷＬ１ 、ＷＬ２ をマスクとしてｐ型Ｓ
ｉ基板１中に例えばＰのようなｎ型不純物を低濃度にイ
オン注入する。次に、ＣＶＤ法により全面に例えばＳｉ
Ｏ２ 膜を形成した後、このＳｉＯ２ 膜を例えば反応
性イオンエッチング（ＲＩＥ）法により基板表面に対し
て垂直方向にエッチングする。 これによって、ワード線ＷＬ１ 、ＷＬ２ の側壁にサ
イドウォールスペーサ４が形成される。
晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリン（Ｐ
）のような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、この多結晶Ｓｉ膜をエッチ
ングにより所定形状にパターニングしてワード線ＷＬ１
、ＷＬ２ を形成する。なお、これらのワード線ＷＬ
１ 、ＷＬ２ をポリサイド膜により形成する場合には
、上述の不純物がドープされた多結晶Ｓｉ膜上に高融点
金属シリサイド膜を形成した後にこれらの高融点金属シ
リサイド膜及び多結晶Ｓｉ膜のパターニングを行う。次
に、ワード線ＷＬ１ 、ＷＬ２ をマスクとしてｐ型Ｓ
ｉ基板１中に例えばＰのようなｎ型不純物を低濃度にイ
オン注入する。次に、ＣＶＤ法により全面に例えばＳｉ
Ｏ２ 膜を形成した後、このＳｉＯ２ 膜を例えば反応
性イオンエッチング（ＲＩＥ）法により基板表面に対し
て垂直方向にエッチングする。 これによって、ワード線ＷＬ１ 、ＷＬ２ の側壁にサ
イドウォールスペーサ４が形成される。
【０００９】次に、サイドウォールスペーサ４及びワー
ド線ＷＬ１ 、ＷＬ２ をマスクとしてｐ型Ｓｉ基板１
中に例えばヒ素（Ａｓ）のようなｎ型不純物を高濃度に
イオン注入する。この後、注入不純物の電気的活性化の
ための熱処理を行う。これによって、例えばｎ− 型の
低不純物濃度部５ａ、６ａがサイドウォールスペーサ４
の下側の部分に形成された例えばｎ＋ 型の拡散層５、
６が形成される。ワード線ＷＬ１ とこれらの拡散層５
、６とにより、低不純物濃度部６ａによりドレイン領域
近傍の電界を緩和するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ）構造のｎチャネルＭＯＳトランジス
タが形成される。次に、ＣＶＤ法により全面に例えばＳ
ｉＯ２ 膜のような層間絶縁膜７を形成した後、この層
間絶縁膜７の所定部分をエッチング除去してコンタクト
ホールＣ１ を形成する。
ド線ＷＬ１ 、ＷＬ２ をマスクとしてｐ型Ｓｉ基板１
中に例えばヒ素（Ａｓ）のようなｎ型不純物を高濃度に
イオン注入する。この後、注入不純物の電気的活性化の
ための熱処理を行う。これによって、例えばｎ− 型の
低不純物濃度部５ａ、６ａがサイドウォールスペーサ４
の下側の部分に形成された例えばｎ＋ 型の拡散層５、
６が形成される。ワード線ＷＬ１ とこれらの拡散層５
、６とにより、低不純物濃度部６ａによりドレイン領域
近傍の電界を緩和するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ）構造のｎチャネルＭＯＳトランジス
タが形成される。次に、ＣＶＤ法により全面に例えばＳ
ｉＯ２ 膜のような層間絶縁膜７を形成した後、この層
間絶縁膜７の所定部分をエッチング除去してコンタクト
ホールＣ１ を形成する。
【００１０】次に、例えばシラン（ＳｉＨ４ ）ガスと
二酸化窒素（ＮＯ２ ）ガスとの混合ガスを反応ガスと
して用いたＣＶＤ法により、結晶粒界にＳｉＯ２ が形
成された多結晶Ｓｉ膜８を全面に形成する。図２Ａにこ
の多結晶Ｓｉ膜８の一部を拡大して示す。図２Ａにおい
て、符号８ａが結晶粒、８ｂが結晶粒界に形成されたＳ
ｉＯ２ を示す。なお、この結晶粒界にＳｉＯ２ ８ｂ
が形成された多結晶Ｓｉ膜８は、半絶縁性多結晶Ｓｉ（
いわゆるＳＩＰＯＳ）膜と類似のものである。この後、
この多結晶Ｓｉ膜８に、低抵抗化のための不純物として
例えばＰを熱拡散法やイオン注入法などによりドープす
る。なお、この低抵抗化のための不純物のドープは、Ｃ
ＶＤ法による多結晶Ｓｉ膜８の成長時に行うようにして
もよい。
二酸化窒素（ＮＯ２ ）ガスとの混合ガスを反応ガスと
して用いたＣＶＤ法により、結晶粒界にＳｉＯ２ が形
成された多結晶Ｓｉ膜８を全面に形成する。図２Ａにこ
の多結晶Ｓｉ膜８の一部を拡大して示す。図２Ａにおい
て、符号８ａが結晶粒、８ｂが結晶粒界に形成されたＳ
ｉＯ２ を示す。なお、この結晶粒界にＳｉＯ２ ８ｂ
が形成された多結晶Ｓｉ膜８は、半絶縁性多結晶Ｓｉ（
いわゆるＳＩＰＯＳ）膜と類似のものである。この後、
この多結晶Ｓｉ膜８に、低抵抗化のための不純物として
例えばＰを熱拡散法やイオン注入法などによりドープす
る。なお、この低抵抗化のための不純物のドープは、Ｃ
ＶＤ法による多結晶Ｓｉ膜８の成長時に行うようにして
もよい。
【００１１】次に、例えばフッ酸（ＨＦ）系のエッチン
グ液を用いて多結晶Ｓｉ膜８をウエットエッチングする
。 これによって、この多結晶Ｓｉ膜８中の結晶粒界に形成
されているＳｉＯ２ ８ｂ（図２Ａ）がエッチング除去
され、この多結晶Ｓｉ膜８は図２Ｂに示すように多孔質
となる。 なお、多結晶Ｓｉ膜８を形成する前に層間絶縁膜７上に
例えば窒化シリコン（Ｓｉ３ Ｎ４ ）膜（図示せず）
を形成しておき、このＳｉ３ Ｎ４ 膜上に多結晶Ｓｉ
膜８を形成するようにするのが好ましい。これは、多結
晶Ｓｉ膜８のエッチング時に下地がエッチングされない
ようにするためである。
グ液を用いて多結晶Ｓｉ膜８をウエットエッチングする
。 これによって、この多結晶Ｓｉ膜８中の結晶粒界に形成
されているＳｉＯ２ ８ｂ（図２Ａ）がエッチング除去
され、この多結晶Ｓｉ膜８は図２Ｂに示すように多孔質
となる。 なお、多結晶Ｓｉ膜８を形成する前に層間絶縁膜７上に
例えば窒化シリコン（Ｓｉ３ Ｎ４ ）膜（図示せず）
を形成しておき、このＳｉ３ Ｎ４ 膜上に多結晶Ｓｉ
膜８を形成するようにするのが好ましい。これは、多結
晶Ｓｉ膜８のエッチング時に下地がエッチングされない
ようにするためである。
【００１２】次に、この多孔質の多結晶Ｓｉ膜８をエッ
チングにより下部電極の形状にパターニングする。この
後、例えば５５０〜６５０℃程度の温度で熱処理を行う
。これによって、多孔質の多結晶Ｓｉ膜８が、図２Ｃに
示すように、表面に凹凸を有する多結晶Ｓｉ膜８となる
。 次に、図１Ｂに示すように、この多結晶Ｓｉ膜８上に誘
電体膜としての絶縁膜９を形成する。この絶縁膜９とし
ては、例えば、ＳｉＯ２ 膜とＳｉ３ Ｎ４膜とＳｉＯ
２ 膜との三層膜（ＯＮＯ膜）やＳｉ３ Ｎ４ 膜とＳ
ｉＯ２ 膜との二層膜（ＮＯ膜）などを用いることがで
きる。
チングにより下部電極の形状にパターニングする。この
後、例えば５５０〜６５０℃程度の温度で熱処理を行う
。これによって、多孔質の多結晶Ｓｉ膜８が、図２Ｃに
示すように、表面に凹凸を有する多結晶Ｓｉ膜８となる
。 次に、図１Ｂに示すように、この多結晶Ｓｉ膜８上に誘
電体膜としての絶縁膜９を形成する。この絶縁膜９とし
ては、例えば、ＳｉＯ２ 膜とＳｉ３ Ｎ４膜とＳｉＯ
２ 膜との三層膜（ＯＮＯ膜）やＳｉ３ Ｎ４ 膜とＳ
ｉＯ２ 膜との二層膜（ＮＯ膜）などを用いることがで
きる。
【００１３】次に、ＣＶＤ法により全面に三層目の多結
晶Ｓｉ膜１０を形成し、この多結晶Ｓｉ膜１０に例えば
Ｐのような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、この多結晶Ｓｉ膜１０をエ
ッチングにより上部電極の形状にパターニングする。こ
の多結晶Ｓｉ膜１０から成る上部電極と、絶縁膜９と、
多結晶Ｓｉ膜８から成る下部電極とにより、スタックト
キャパシタが形成される。次に、ＣＶＤ法により全面に
例えばリンシリケートガラス（ＰＳＧ）膜のような層間
絶縁膜１１を形成した後、この層間絶縁膜１１及び層間
絶縁膜７の所定部分をエッチング除去してコンタクトホ
ールＣ２ を形成する。次に、例えばスパッタ法により
全面に例えばアルミニウム（Ａｌ）膜を形成した後、こ
のＡｌ膜をエッチングにより所定形状にパターニングし
てビット線ＢＬを形成する。この後、パッシベーション
膜（図示せず）を形成して、目的とするＭＯＳダイナミ
ックＲＡＭを完成させる。
晶Ｓｉ膜１０を形成し、この多結晶Ｓｉ膜１０に例えば
Ｐのような不純物を熱拡散法やイオン注入法などにより
ドープして低抵抗化した後、この多結晶Ｓｉ膜１０をエ
ッチングにより上部電極の形状にパターニングする。こ
の多結晶Ｓｉ膜１０から成る上部電極と、絶縁膜９と、
多結晶Ｓｉ膜８から成る下部電極とにより、スタックト
キャパシタが形成される。次に、ＣＶＤ法により全面に
例えばリンシリケートガラス（ＰＳＧ）膜のような層間
絶縁膜１１を形成した後、この層間絶縁膜１１及び層間
絶縁膜７の所定部分をエッチング除去してコンタクトホ
ールＣ２ を形成する。次に、例えばスパッタ法により
全面に例えばアルミニウム（Ａｌ）膜を形成した後、こ
のＡｌ膜をエッチングにより所定形状にパターニングし
てビット線ＢＬを形成する。この後、パッシベーション
膜（図示せず）を形成して、目的とするＭＯＳダイナミ
ックＲＡＭを完成させる。
【００１４】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極、すなわち電荷蓄積ノード
を、表面に凹凸を有する多結晶Ｓｉ膜８により形成する
ことができるので、スタックトキャパシタの容量の増大
を図ることができる。しかも、この表面に凹凸を有する
多結晶Ｓｉ膜８をＣＶＤ法により形成する際の条件の制
御は、すでに述べた従来の技術のように厳密に行う必要
がないので、このような容量が大きいスタックトキャパ
シタを簡単に形成することができる。
ックトキャパシタの下部電極、すなわち電荷蓄積ノード
を、表面に凹凸を有する多結晶Ｓｉ膜８により形成する
ことができるので、スタックトキャパシタの容量の増大
を図ることができる。しかも、この表面に凹凸を有する
多結晶Ｓｉ膜８をＣＶＤ法により形成する際の条件の制
御は、すでに述べた従来の技術のように厳密に行う必要
がないので、このような容量が大きいスタックトキャパ
シタを簡単に形成することができる。
【００１５】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、スタックトキャパシタの下部電
極となる多結晶Ｓｉ膜８をＣＶＤ法により形成する際の
反応ガスとしては、例えばＳｉＨ４ ガスと酸素（Ｏ２
）ガスとの混合ガスを用いることも可能である。また
、多結晶Ｓｉ膜８中の結晶粒界に形成されたＳｉＯ２
８ｂのエッチングは、例えば気相エッチングにより行う
ことも可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、スタックトキャパシタの下部電
極となる多結晶Ｓｉ膜８をＣＶＤ法により形成する際の
反応ガスとしては、例えばＳｉＨ４ ガスと酸素（Ｏ２
）ガスとの混合ガスを用いることも可能である。また
、多結晶Ｓｉ膜８中の結晶粒界に形成されたＳｉＯ２
８ｂのエッチングは、例えば気相エッチングにより行う
ことも可能である。
【００１６】
【発明の効果】以上述べたように、この発明によれば、
容量が大きなスタックトキャパシタを簡単に形成するこ
とができる。
容量が大きなスタックトキャパシタを簡単に形成するこ
とができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるスタックトキャパシ
タセル型ＭＯＳダイナミックＲＡＭの製造方法を説明す
るための断面図である。
タセル型ＭＯＳダイナミックＲＡＭの製造方法を説明す
るための断面図である。
【図２】図１に示すスタックトキャパシタセル型ＭＯＳ
ダイナミックＲＡＭにおけるスタックトキャパシタの下
部電極となる多結晶Ｓｉ膜の形成方法を説明するための
要部拡大断面図である。
ダイナミックＲＡＭにおけるスタックトキャパシタの下
部電極となる多結晶Ｓｉ膜の形成方法を説明するための
要部拡大断面図である。
１ ｐ型Ｓｉ基板
２ フィールド絶縁膜
ＷＬ１ ワード線
ＷＬ２ ワード線
５ 拡散層
６ 拡散層
８ 多結晶Ｓｉ膜
９ 絶縁膜
１０ 多結晶Ｓｉ膜
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
ＢＬ ビット線
Claims (1)
- 【請求項１】 １個のＭＯＳトランジスタと１個のス
タックトキャパシタとから成るメモリセルを有する半導
体メモリの製造方法において、その結晶粒界に酸化シリ
コンが形成されている多結晶シリコン膜を半導体基板上
に形成し、上記酸化シリコンをエッチング除去すること
により上記多結晶シリコン膜を多孔質とし、上記多孔質
とされた上記多結晶シリコン膜を熱処理することにより
表面に凹凸を有する多結晶シリコン膜を形成し、上記表
面に凹凸を有する多結晶シリコン膜を用いて上記スタッ
クトキャパシタの下部電極を形成するようにしたことを
特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074721A JPH04286152A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074721A JPH04286152A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286152A true JPH04286152A (ja) | 1992-10-12 |
Family
ID=13555373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074721A Pending JPH04286152A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286152A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613547A (ja) * | 1992-01-31 | 1994-01-21 | Nec Corp | 半導体装置およびその製造方法 |
| GB2296380A (en) * | 1994-12-20 | 1996-06-26 | Hyundai Electronics Ind | A method of making a capacitor in a semiconductor device |
| JPH08195482A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 半導体装置の製造方法 |
| GB2297427A (en) * | 1995-01-25 | 1996-07-31 | Nec Corp | Stacked capacitor electrode having a large surface area |
-
1991
- 1991-03-14 JP JP3074721A patent/JPH04286152A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613547A (ja) * | 1992-01-31 | 1994-01-21 | Nec Corp | 半導体装置およびその製造方法 |
| GB2296380A (en) * | 1994-12-20 | 1996-06-26 | Hyundai Electronics Ind | A method of making a capacitor in a semiconductor device |
| JPH08195482A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 半導体装置の製造方法 |
| GB2297427A (en) * | 1995-01-25 | 1996-07-31 | Nec Corp | Stacked capacitor electrode having a large surface area |
| JPH08204145A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | 半導体装置の製造方法 |
| US5597760A (en) * | 1995-01-25 | 1997-01-28 | Nec Corporation | Process of fabricating semiconductor device having capacitor increased in capacitance by roughening surface of accumulating electrode |
| GB2297427B (en) * | 1995-01-25 | 1999-08-11 | Nec Corp | Process of fabricating semiconductor device |
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