JPS609155A - 記憶装置 - Google Patents
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- JPS609155A JPS609155A JP58115845A JP11584583A JPS609155A JP S609155 A JPS609155 A JP S609155A JP 58115845 A JP58115845 A JP 58115845A JP 11584583 A JP11584583 A JP 11584583A JP S609155 A JPS609155 A JP S609155A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶装置、特に１トランジスタメモリセル型半
導体記憶装置に関する。
導体記憶装置に関する。
従来、絶縁ゲート型電界効果トランジスタを用いた半導
体記憶装置の高密度化の一方法として、ｌトランジスタ
メモリセル型半導体記憶装置を用いる方法が一般に行わ
れている。この装置の電荷蓄積用容量の誘電体物質とし
ては通常二酸化ケイ素膜が用いられているが、装置の高
集積化に伴ない蓄積容量の占有面積を増加させずに容量
値自身を増加を図る必要があシ、二酸化ケイ累に代わっ
て窒化ケイ素も使われつつある。これらの方法では、ま
ず蓄積容量用の絶縁膜を熱窒化法で形成し、次にトラン
ジスタ部のみ窒化膜を除去して酸化を行ない二酸化ケイ
素を絶縁膜として用いている。
体記憶装置の高密度化の一方法として、ｌトランジスタ
メモリセル型半導体記憶装置を用いる方法が一般に行わ
れている。この装置の電荷蓄積用容量の誘電体物質とし
ては通常二酸化ケイ素膜が用いられているが、装置の高
集積化に伴ない蓄積容量の占有面積を増加させずに容量
値自身を増加を図る必要があシ、二酸化ケイ累に代わっ
て窒化ケイ素も使われつつある。これらの方法では、ま
ず蓄積容量用の絶縁膜を熱窒化法で形成し、次にトラン
ジスタ部のみ窒化膜を除去して酸化を行ない二酸化ケイ
素を絶縁膜として用いている。
しかしながらこれらの方法においては、窒化及び窒化膜
除去後のＳｉ基板、素子分離用酸化膜に微量の窒素が残
シ、さらに酸化を進めた場合に窒素が酸化膜形成を１狙
止し、絶縁耐圧の点で良質な酸化膜を得ることはできな
かった。実際には３５ｎｍの酸化膜を形成しても耐圧は
５■程度であった。
除去後のＳｉ基板、素子分離用酸化膜に微量の窒素が残
シ、さらに酸化を進めた場合に窒素が酸化膜形成を１狙
止し、絶縁耐圧の点で良質な酸化膜を得ることはできな
かった。実際には３５ｎｍの酸化膜を形成しても耐圧は
５■程度であった。
この発明の目的は、高集積化された、再現性良く製造で
きる１トランジスタメモリセル型半導体記憶装置を提供
することである。
きる１トランジスタメモリセル型半導体記憶装置を提供
することである。
本発明は、１トランジスタメモリセル型半導体記憶装置
において蓄積容量の誘電体物質としてプラズマ窒化膜を
用いることにょシ、この誘電体の容量を増加し、占有面
積は増加しないで、かつ絶縁破壊電圧の高いメモリ部が
得られ、さらにトランジスタ部の誘゛屯体物質としてプ
ラズマ酸窒化膜を用いることによシ、相互コンダクタン
スｇｍなどの点で良好なＭＯ８ＦＥＴ特性を有し、かつ
、絶縁破壊電圧の筒いトランジス部を得ることができる
。
において蓄積容量の誘電体物質としてプラズマ窒化膜を
用いることにょシ、この誘電体の容量を増加し、占有面
積は増加しないで、かつ絶縁破壊電圧の高いメモリ部が
得られ、さらにトランジスタ部の誘゛屯体物質としてプ
ラズマ酸窒化膜を用いることによシ、相互コンダクタン
スｇｍなどの点で良好なＭＯ８ＦＥＴ特性を有し、かつ
、絶縁破壊電圧の筒いトランジス部を得ることができる
。
以下、一実施例に基づき図面を参照して本発明の詳細な
説明する。
説明する。
まず第１図に示すように、Ｐ型ケイ素単結晶基板１の一
表面部に選択酸化法を用いて、膜厚が１μｍ８度の酸化
ケイ素層２を選択的に形成する。
表面部に選択酸化法を用いて、膜厚が１μｍ８度の酸化
ケイ素層２を選択的に形成する。
次に第２図に示すように、上記ケイ素単結晶基板１の表
面部を酸化し、写真蝕刻法によりこの酸化ケイ素層を選
択的に除去し、酸化ケイ累３の領域を設ける。（膜厚２
００人）。引き続いてＮＨ３ガスを用いプラズマ窒化を
行ない第２図における酸化ケイ累をプラズマ酸窒化膜（
第３図４）、第２図のケイ素単結晶部分をプラズマ窒化
膜（第３図５）とする。プラズマ酸窒化膜をトランジス
タ部ゲート絶Ｒ膜として用いる利点は次の通シである。
面部を酸化し、写真蝕刻法によりこの酸化ケイ素層を選
択的に除去し、酸化ケイ累３の領域を設ける。（膜厚２
００人）。引き続いてＮＨ３ガスを用いプラズマ窒化を
行ない第２図における酸化ケイ累をプラズマ酸窒化膜（
第３図４）、第２図のケイ素単結晶部分をプラズマ窒化
膜（第３図５）とする。プラズマ酸窒化膜をトランジス
タ部ゲート絶Ｒ膜として用いる利点は次の通シである。
まず公知例に示しだ方法のようにＳｉ基板に一旦窒化膜
を形成した後、窒化膜を除去し酸化を行なうと酸化膜の
絶縁耐圧が劣化するが、プラズマ酸窒化膜の耐圧は窒化
膜除去工程を含まないため良好である。またプラズマ窒
化膜をゲート絶縁膜として用いた場合、Ｓｉ基板に拡散
する微量の望素の影響で基板中の電荷の移動度が低下す
るおそれがあるが、プラズマ酸窒化膜を用いればその心
配は無い。一方蓄積容量の誘電体物質としてプラズマ窒
化膜を用いれば、誘電率が酸化ケイ素の１．５倍の値を
持つため蓄積容量が増加する。
を形成した後、窒化膜を除去し酸化を行なうと酸化膜の
絶縁耐圧が劣化するが、プラズマ酸窒化膜の耐圧は窒化
膜除去工程を含まないため良好である。またプラズマ窒
化膜をゲート絶縁膜として用いた場合、Ｓｉ基板に拡散
する微量の望素の影響で基板中の電荷の移動度が低下す
るおそれがあるが、プラズマ酸窒化膜を用いればその心
配は無い。一方蓄積容量の誘電体物質としてプラズマ窒
化膜を用いれば、誘電率が酸化ケイ素の１．５倍の値を
持つため蓄積容量が増加する。
次に第４図に示すように上面に多結晶ケイ素層を堆積し
、高濃度のリン拡散を行ない、写真蝕刻法によ、シこの
多結晶ケイ素層を選択的に除去し、多結晶ケイ素６の領
域を設ける。この多結晶ケイ素の膜厚は０．４μｍ程度
である。引き続き酸化性芽囲気で熱処理し、低抵抗の多
結晶ケイ素の表面に約０．３μｍの酸化ケイ素層７を形
成する。
、高濃度のリン拡散を行ない、写真蝕刻法によ、シこの
多結晶ケイ素層を選択的に除去し、多結晶ケイ素６の領
域を設ける。この多結晶ケイ素の膜厚は０．４μｍ程度
である。引き続き酸化性芽囲気で熱処理し、低抵抗の多
結晶ケイ素の表面に約０．３μｍの酸化ケイ素層７を形
成する。
次に第５図に示すように、多結晶ケイ素層を全面に堆積
し、高濃度のリン拡散を行なった後、写真蝕刻法によシ
この多結晶ケイ素層を選択的に除去し、与結晶ケイ素８
の領域を設ける。引き続きヒ素をイオン打込みすること
によム単結晶基板１内に尚濃度Ｎ型領域９，１０を形成
する。
し、高濃度のリン拡散を行なった後、写真蝕刻法によシ
この多結晶ケイ素層を選択的に除去し、与結晶ケイ素８
の領域を設ける。引き続きヒ素をイオン打込みすること
によム単結晶基板１内に尚濃度Ｎ型領域９，１０を形成
する。
最後に、第６図に示すように、膜厚が０．８μｍ程度の
リンガラス１１を堆積し、１１に開孔を設け、高濃度Ｎ
型領域９への電極配線１２をアルミニウムなどによって
形成して本発明の実施例の１トランジスタメモリセル型
半導体記憶装置を得る。
リンガラス１１を堆積し、１１に開孔を設け、高濃度Ｎ
型領域９への電極配線１２をアルミニウムなどによって
形成して本発明の実施例の１トランジスタメモリセル型
半導体記憶装置を得る。
本発明によれば、＃積容量の誘電体物質をプラズマ窒化
膜で形成するので、従来法の酸化ケイ素層を用いる場合
に比べて容量の増加が図れる。同一膜厚の場合約１．５
倍の容量となる。またトランジスタ部にプラズマ酸窒化
膜を用いるため、絶縁耐圧は２０Ｖ程度で、公知例の絶
縁耐圧５■より４倍程度向上する。さらにプラズマ酸窒
化膜を用いたトランジスタの相互コンダクタンス（ｇｍ
）に関しては、まず移動度が酸化膜の場合（５７０ｃｄ
ｌ／Ｖ−８）に比して減少する（ ５００ ｃｉｌ／Ｖ
−８）ものの、比誘電率は酸化膜の３．９に対しプラズ
マ酸窒化膜が４，６と上昇するため、ｇｍＯ値はほぼ一
定となる。
膜で形成するので、従来法の酸化ケイ素層を用いる場合
に比べて容量の増加が図れる。同一膜厚の場合約１．５
倍の容量となる。またトランジスタ部にプラズマ酸窒化
膜を用いるため、絶縁耐圧は２０Ｖ程度で、公知例の絶
縁耐圧５■より４倍程度向上する。さらにプラズマ酸窒
化膜を用いたトランジスタの相互コンダクタンス（ｇｍ
）に関しては、まず移動度が酸化膜の場合（５７０ｃｄ
ｌ／Ｖ−８）に比して減少する（ ５００ ｃｉｌ／Ｖ
−８）ものの、比誘電率は酸化膜の３．９に対しプラズ
マ酸窒化膜が４，６と上昇するため、ｇｍＯ値はほぼ一
定となる。
以上に述べたように、本発明の半導体装置によれば、蓄
積容量の誘電体物質として誘電率の大きい窒化ケイ素を
用いるので、蓄積＃量の占有面積を増加することなく、
且つ誘電体物質の膜厚を特別に薄くすることも必要でな
い。さらにトランジスタ部の絶縁膜としてプラズマ酸窒
化膜を用いるため絶縁耐圧、相互コンダクタンスｇｍ等
の点で良好なトランジスタを作る事が可能であシ、両者
を以って１トランジスタメモリセル型半導体記憶装置が
再現性よく提供でき、実用上極めて有効なものである。
積容量の誘電体物質として誘電率の大きい窒化ケイ素を
用いるので、蓄積＃量の占有面積を増加することなく、
且つ誘電体物質の膜厚を特別に薄くすることも必要でな
い。さらにトランジスタ部の絶縁膜としてプラズマ酸窒
化膜を用いるため絶縁耐圧、相互コンダクタンスｇｍ等
の点で良好なトランジスタを作る事が可能であシ、両者
を以って１トランジスタメモリセル型半導体記憶装置が
再現性よく提供でき、実用上極めて有効なものである。
第１図から第５図までは本発明の一実施例の製造工程を
示す断面図、第６図は同じ〈実施例構造の断面図である
。 １・・・ケイ素単結晶基板、２，３．７・・・酸化ケイ
素層、４・・・プラズマ酸窒化膜、５・・・フリズマ窒
化膜、６．８・・・低抵抗率の多結晶ケイ素層、９，１
ｏ・・・高濃度Ｎ型領域、ｌｌ・・・リンガラス層、１
２・・・金属電極。
示す断面図、第６図は同じ〈実施例構造の断面図である
。 １・・・ケイ素単結晶基板、２，３．７・・・酸化ケイ
素層、４・・・プラズマ酸窒化膜、５・・・フリズマ窒
化膜、６．８・・・低抵抗率の多結晶ケイ素層、９，１
ｏ・・・高濃度Ｎ型領域、ｌｌ・・・リンガラス層、１
２・・・金属電極。
Claims (1)
- １、トランジスタメモリセル型記憶装置において、電荷
蓄積用容量の誘電体物質としてプラズマ窒化膜、トラン
ジスタ部の誘電体＊質としてプラズマ酸望化膜を用いる
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115845A JPS609155A (ja) | 1983-06-29 | 1983-06-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115845A JPS609155A (ja) | 1983-06-29 | 1983-06-29 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609155A true JPS609155A (ja) | 1985-01-18 |
Family
ID=14672554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115845A Pending JPS609155A (ja) | 1983-06-29 | 1983-06-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207048A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Instr & Electronics Ltd | 半導体装置 |
| US4997774A (en) * | 1986-08-22 | 1991-03-05 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a DRAM cell |
| US6586293B1 (en) | 2000-01-17 | 2003-07-01 | Nec Corporation | Semiconductor device and method of manufacturing the same |
-
1983
- 1983-06-29 JP JP58115845A patent/JPS609155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207048A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Instr & Electronics Ltd | 半導体装置 |
| US4997774A (en) * | 1986-08-22 | 1991-03-05 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a DRAM cell |
| US6586293B1 (en) | 2000-01-17 | 2003-07-01 | Nec Corporation | Semiconductor device and method of manufacturing the same |
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