JPH06209087A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06209087A JPH06209087A JP5282603A JP28260393A JPH06209087A JP H06209087 A JPH06209087 A JP H06209087A JP 5282603 A JP5282603 A JP 5282603A JP 28260393 A JP28260393 A JP 28260393A JP H06209087 A JPH06209087 A JP H06209087A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000003860 storage Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 19
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 238000009825 accumulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭセルの蓄積電極用ポリシ
リコン層にドープされた高濃度不純物で行われる高温工
程で、コンタクトホールの下部のソース／ドレイン用拡
散領域に過度に不純物が拡散されるのを防ぐ。 【構成】 アスペクト比が大きいコンタクトホールに蓄
積電極用ポリシリコン層を形成するために、ドープされ
ていないポリシリコン層（１１）を最初に堆積し、その
上にドープされたポリシリコン層（１２）を堆積する。
リコン層にドープされた高濃度不純物で行われる高温工
程で、コンタクトホールの下部のソース／ドレイン用拡
散領域に過度に不純物が拡散されるのを防ぐ。 【構成】 アスペクト比が大きいコンタクトホールに蓄
積電極用ポリシリコン層を形成するために、ドープされ
ていないポリシリコン層（１１）を最初に堆積し、その
上にドープされたポリシリコン層（１２）を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体装置の製
造方法に関し、特にダイナミックＲＡＭ（ＤＲＡＭ）セ
ルの蓄積電極を製造する方法に関する。
造方法に関し、特にダイナミックＲＡＭ（ＤＲＡＭ）セ
ルの蓄積電極を製造する方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセルが高集積化するに伴い、素
子動作に必要な充分な電荷量を確保するため、しばしば
蓄積電極を三次元的構造の積層形に形成している。
子動作に必要な充分な電荷量を確保するため、しばしば
蓄積電極を三次元的構造の積層形に形成している。
【０００３】一般的な積層構造のキャパシターの蓄積電
極が備えられたＤＲＡＭセルを添付した図１を参照して
説明すれば次の通りである。
極が備えられたＤＲＡＭセルを添付した図１を参照して
説明すれば次の通りである。
【０００４】図１は従来のＤＲＡＭセルの断面図であ
り、シリコン基板（１）の所定部分にフィールド酸化膜
（２）を形成し、シリコン基板（１）にゲート酸化膜
（３）、ゲート電極（４）、ソース／ドレイン用拡散領
域（５Ａ，５Ｂ）が各々備えられたＭＯＳＦＥＴを多数
形成した後、ゲート電極（４）の周りに絶縁膜（６）を
形成し、ソース／ドレイン用拡散領域の一方の領域（５
Ａ）に接続するビットライン（７）を形成する。さら
に、全体構造の上部に流れ（フロー）特性の良好な絶縁
層（８）、例えば、ＢＰＳＧ層を形成し、その上部に内
部絶縁層（９）、例えばインターポリ オキサイド（In
terpoly oxide ）を形成した後、ソース／ドレイン用拡
散領域の他方の領域（５Ｂ）の上部の内部絶縁層（９）
及び絶縁層（８）をエッチングにより除去してコンタク
トホールを形成し、ソース／ドレイン用拡散領域（５
Ｂ）に接触するポリシリコン層で成る蓄積電極（１０）
を形成している。
り、シリコン基板（１）の所定部分にフィールド酸化膜
（２）を形成し、シリコン基板（１）にゲート酸化膜
（３）、ゲート電極（４）、ソース／ドレイン用拡散領
域（５Ａ，５Ｂ）が各々備えられたＭＯＳＦＥＴを多数
形成した後、ゲート電極（４）の周りに絶縁膜（６）を
形成し、ソース／ドレイン用拡散領域の一方の領域（５
Ａ）に接続するビットライン（７）を形成する。さら
に、全体構造の上部に流れ（フロー）特性の良好な絶縁
層（８）、例えば、ＢＰＳＧ層を形成し、その上部に内
部絶縁層（９）、例えばインターポリ オキサイド（In
terpoly oxide ）を形成した後、ソース／ドレイン用拡
散領域の他方の領域（５Ｂ）の上部の内部絶縁層（９）
及び絶縁層（８）をエッチングにより除去してコンタク
トホールを形成し、ソース／ドレイン用拡散領域（５
Ｂ）に接触するポリシリコン層で成る蓄積電極（１０）
を形成している。
【０００５】図１に示したように、蓄積電極を接触させ
るために形成したコンタクトホール（接点孔）の高さ
（ａ）と幅（ｂ）のアスペクト比（Aspect Rate ）また
は縦横比、即ちａ／ｂが大きい。さらに、集積度が増加
する程前記コンタクトホールのアスペクト比は増加す
る。
るために形成したコンタクトホール（接点孔）の高さ
（ａ）と幅（ｂ）のアスペクト比（Aspect Rate ）また
は縦横比、即ちａ／ｂが大きい。さらに、集積度が増加
する程前記コンタクトホールのアスペクト比は増加す
る。
【０００６】一方、蓄積電極は主にポリシリコン層を用
いるが、蓄積電極が適切な抵抗値を有するようにするた
めイオン注入法又は、ＰＯＣｌ3 （オキシ塩化燐）ドー
ピング法などで不純物をポリシリコン層にドーピングさ
せる。
いるが、蓄積電極が適切な抵抗値を有するようにするた
めイオン注入法又は、ＰＯＣｌ3 （オキシ塩化燐）ドー
ピング法などで不純物をポリシリコン層にドーピングさ
せる。
【０００７】しかし、前記のようにアスペクト比が大き
いコンタクトホール内に挿入された蓄積電極用ポリシリ
コン層に、均一に不純物をドーピングし抵抗値を均一に
することは難かしい。
いコンタクトホール内に挿入された蓄積電極用ポリシリ
コン層に、均一に不純物をドーピングし抵抗値を均一に
することは難かしい。
【０００８】従って、ポリシリコン層に均一に不純物を
ドーピングするため、ポリシリコン層を堆積しながら同
時に不純物をポリシリコン層にドーピングするいわゆる
インサィチュー（Insitu）すなわちその場工程方法を用
いている。さらに、低い抵抗値を有する蓄積電極を形成
するためには高濃度の不純物を過度に注入しなければな
らないが、そうする場合にはその後に進められる熱工程
の際、ポリシリコン層に注入された不純物がコンタクト
ホール底部のソース／ドレイン用拡散領域に過度に拡散
され、図１の点線のように拡散領域が増大される。それ
によりＭＯＳＦＥＴのチャンネル長が小さくなり、しき
い値電圧が変化するなど素子の動作に問題が発生する。
ドーピングするため、ポリシリコン層を堆積しながら同
時に不純物をポリシリコン層にドーピングするいわゆる
インサィチュー（Insitu）すなわちその場工程方法を用
いている。さらに、低い抵抗値を有する蓄積電極を形成
するためには高濃度の不純物を過度に注入しなければな
らないが、そうする場合にはその後に進められる熱工程
の際、ポリシリコン層に注入された不純物がコンタクト
ホール底部のソース／ドレイン用拡散領域に過度に拡散
され、図１の点線のように拡散領域が増大される。それ
によりＭＯＳＦＥＴのチャンネル長が小さくなり、しき
い値電圧が変化するなど素子の動作に問題が発生する。
【０００９】
【発明が解決しようとする課題】したがって、本発明
は、前記の問題点を解決するため、蓄積電極のポリシリ
コン層を堆積する場合、先ず不純物がドープされていな
いポリシリコン層を蓄積電極の総肉厚の４０〜５０％の
厚さに堆積し、その次に残りの肉厚分、不純物がドープ
されたポリシリコン層を堆積し、それにより蓄積電極か
ら不純物が過度に拡散領域に移動するのを防ぐことがで
きる半導体装置の製造方法を提供することにその目的が
ある。
は、前記の問題点を解決するため、蓄積電極のポリシリ
コン層を堆積する場合、先ず不純物がドープされていな
いポリシリコン層を蓄積電極の総肉厚の４０〜５０％の
厚さに堆積し、その次に残りの肉厚分、不純物がドープ
されたポリシリコン層を堆積し、それにより蓄積電極か
ら不純物が過度に拡散領域に移動するのを防ぐことがで
きる半導体装置の製造方法を提供することにその目的が
ある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明はシリコン基板にＭＯＳＦＥＴを形成する工程
と、前記ＭＯＳＦＥＴ上部に絶縁層を形成する工程と、
前記絶縁層の一定部分をエッチングにより除去して蓄積
電極用コンタクトホールを形成する工程と、ドープされ
ていないポリシリコン層を所定の肉厚で形成する工程
と、ドープされたポリシリコン層を前記のドープされて
いないポリシリコン層の上部に所定の肉厚で形成する工
程と、パターン工程で前記のドープされたポリシリコン
層とドープされていないポリシリコン層の所定の部分を
除き、蓄積電極を形成する工程とを含むことを特徴とす
る。
の本発明はシリコン基板にＭＯＳＦＥＴを形成する工程
と、前記ＭＯＳＦＥＴ上部に絶縁層を形成する工程と、
前記絶縁層の一定部分をエッチングにより除去して蓄積
電極用コンタクトホールを形成する工程と、ドープされ
ていないポリシリコン層を所定の肉厚で形成する工程
と、ドープされたポリシリコン層を前記のドープされて
いないポリシリコン層の上部に所定の肉厚で形成する工
程と、パターン工程で前記のドープされたポリシリコン
層とドープされていないポリシリコン層の所定の部分を
除き、蓄積電極を形成する工程とを含むことを特徴とす
る。
【００１１】
【作用】前記の如く、ドープされたポリシリコン層をド
ープされていないポリシリコン層の上部に形成すること
により、後の工程で高温処理工程を行う場合、ドープさ
れたポリシリコン層の不純物が下部のドープされていな
いポリシリコン層へ拡散するのに一定時間を要すること
により、下部の拡散領域に不純物が過度に拡散するのを
防ぐことができる。
ープされていないポリシリコン層の上部に形成すること
により、後の工程で高温処理工程を行う場合、ドープさ
れたポリシリコン層の不純物が下部のドープされていな
いポリシリコン層へ拡散するのに一定時間を要すること
により、下部の拡散領域に不純物が過度に拡散するのを
防ぐことができる。
【００１２】
【実施例】以下、添付した図面を参照して本発明を詳し
く説明する。図２は、ＭＯＳＦＥＴ、ビットラインを公
知の技術で形成した後、本発明により蓄積電極を形成し
た本発明半導体装置の断面図であり、図１のように公知
の技術でシリコン基板（１）上にゲート酸化膜（３）、
ゲート電極（４）、ソース／ドレイン用拡散領域（５
Ａ，５Ｂ）が備えられたＭＯＳＦＥＴを多数形成し、ゲ
ート電極（４）の周辺に絶縁膜（６）を形成し、一方の
拡散領域（５Ａ）にビットライン（７）を形成し、全体
構造の上部にフロー特性の良好な絶縁層（８）と内部絶
縁層（９）を形成した後、他方の拡散領域（５Ｂ）が露
出するコンタクトホールを形成する。その後、本発明に
よりポリシリコン層を２回に亘り形成するが、最初に予
定された蓄積電極の肉厚の４０〜５０％程度にわたり不
純物がドープされていないポリシリコン層（１１）を堆
積し、その上部に予定された蓄積電極の肉厚の６０〜５
０％程度にわたり不純物がドープされたポリシリコン層
（１２）を堆積した後、前記のドープされたポリシリコ
ン層（１２）とドープされていないポリシリコン層（１
１）をパターン工程でその所定の部分を除去して蓄積電
極（１０）を形成したものである。
く説明する。図２は、ＭＯＳＦＥＴ、ビットラインを公
知の技術で形成した後、本発明により蓄積電極を形成し
た本発明半導体装置の断面図であり、図１のように公知
の技術でシリコン基板（１）上にゲート酸化膜（３）、
ゲート電極（４）、ソース／ドレイン用拡散領域（５
Ａ，５Ｂ）が備えられたＭＯＳＦＥＴを多数形成し、ゲ
ート電極（４）の周辺に絶縁膜（６）を形成し、一方の
拡散領域（５Ａ）にビットライン（７）を形成し、全体
構造の上部にフロー特性の良好な絶縁層（８）と内部絶
縁層（９）を形成した後、他方の拡散領域（５Ｂ）が露
出するコンタクトホールを形成する。その後、本発明に
よりポリシリコン層を２回に亘り形成するが、最初に予
定された蓄積電極の肉厚の４０〜５０％程度にわたり不
純物がドープされていないポリシリコン層（１１）を堆
積し、その上部に予定された蓄積電極の肉厚の６０〜５
０％程度にわたり不純物がドープされたポリシリコン層
（１２）を堆積した後、前記のドープされたポリシリコ
ン層（１２）とドープされていないポリシリコン層（１
１）をパターン工程でその所定の部分を除去して蓄積電
極（１０）を形成したものである。
【００１３】前記不純物がドープされたポリシリコン層
は、Ｓｉ2 Ｈ6 とＰＨ3 ／Ｎ2 ソースガスとを同時に注
入するか、ＳｉＨ4 とＰＨ3 ／ＳｉＨ4 ソースガスとを
同時に注入してその場工程で堆積したものである。
は、Ｓｉ2 Ｈ6 とＰＨ3 ／Ｎ2 ソースガスとを同時に注
入するか、ＳｉＨ4 とＰＨ3 ／ＳｉＨ4 ソースガスとを
同時に注入してその場工程で堆積したものである。
【００１４】前記の如く、蓄積電極のパターンを形成し
た後行われる熱工程の場合、上記のドープされたポリシ
リコン層の不純物が下部のドープされていないポリシリ
コン層に拡散され全体的に均一に不純物がドープされ
る。それにより適切な電気抵抗を有する蓄積電極を形成
することができる。
た後行われる熱工程の場合、上記のドープされたポリシ
リコン層の不純物が下部のドープされていないポリシリ
コン層に拡散され全体的に均一に不純物がドープされ
る。それにより適切な電気抵抗を有する蓄積電極を形成
することができる。
【００１５】前記の如く本発明によれば、蓄積電極用ポ
リシリコン層に含まれた不純物がソース／ドレイン用拡
散領域にほとんど拡散されず素子の特性になんら影響を
与えなくなる。さらに、ドープされたポリシリコン層を
一つのチューブ内で不純物を注入してその場工程で形成
することにより、蓄積電極の薄膜特性を改善することが
できる。
リシリコン層に含まれた不純物がソース／ドレイン用拡
散領域にほとんど拡散されず素子の特性になんら影響を
与えなくなる。さらに、ドープされたポリシリコン層を
一つのチューブ内で不純物を注入してその場工程で形成
することにより、蓄積電極の薄膜特性を改善することが
できる。
【図１】従来の技術により蓄積電極を形成した半導体装
置を示す断面図である。
置を示す断面図である。
【図２】本発明により蓄積電極を形成した半導体装置を
示す断面図である。
示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５Ａ，５Ｂ ソース／ドレイン用拡散領域 ６ 絶縁膜 ７ ビットライン ８ 絶縁層 ９ 内部絶縁層 １０ 蓄積電極 １１ ドープされていないポリシリコン層 １２ ドープされたポリシリコン層
Claims (4)
- 【請求項１】 半導体装置の製造方法において、 シリコン基板にＭＯＳＦＥＴを形成する工程と、 前記ＭＯＳＦＥＴの上部に絶縁層を形成する工程と、 前記絶縁層の一定部分をエッチングし蓄積電極用コンタ
クトホールを形成する工程と、 ドープされていないポリシリコン層を所定の肉厚に形成
する工程と、 ドープされたポリシリコン層を前記のドープされていな
いポリシリコン層の上部に所定の肉厚に形成する工程
と、 パターン工程で前記のドープされたポリシリコン層と前
記のドープされていないポリシリコン層の一定部分を除
去して、蓄積電極を形成する工程とを含む半導体装置の
製造方法。 - 【請求項２】 前記のドープされていないポリシリコン
層は、予定された蓄積電極肉厚の４０〜５０％程度の肉
厚に形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記のドープされたポリシリコン層は、
Ｓｉ2 Ｈ6 とＰＨ3／Ｎ2 ソースガスとを又は、ＳｉＨ
4 とＰＨ3 ／ＳｉＨ4 ソースガスとをチューブ内に同時
に注入して堆積することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記のドープされたポリシリコン層は、
予定された蓄積電極肉厚の６０〜５０％程度の肉厚に形
成することを特徴とする請求項１記載の半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021153A KR940012609A (ko) | 1992-11-12 | 1992-11-12 | 디램셀의 저장전극 제조방법 |
| KR92-21153 | 1992-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209087A true JPH06209087A (ja) | 1994-07-26 |
Family
ID=19342925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282603A Pending JPH06209087A (ja) | 1992-11-12 | 1993-11-11 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5476805A (ja) |
| JP (1) | JPH06209087A (ja) |
| KR (1) | KR940012609A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07115184A (ja) * | 1993-08-24 | 1995-05-02 | Canon Inc | 積層型固体撮像装置及びその製造方法 |
| US6001685A (en) * | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| JP2976842B2 (ja) * | 1995-04-20 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP2907122B2 (ja) * | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5670404A (en) * | 1996-06-21 | 1997-09-23 | Industrial Technology Research Institute | Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer |
| US6717201B2 (en) * | 1998-11-23 | 2004-04-06 | Micron Technology, Inc. | Capacitor structure |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363828A (en) * | 1979-12-12 | 1982-12-14 | International Business Machines Corp. | Method for depositing silicon films and related materials by a glow discharge in a disiland or higher order silane gas |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
-
1992
- 1992-11-12 KR KR1019920021153A patent/KR940012609A/ko not_active Application Discontinuation
-
1993
- 1993-11-11 JP JP5282603A patent/JPH06209087A/ja active Pending
- 1993-11-12 US US08/151,182 patent/US5476805A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5476805A (en) | 1995-12-19 |
| KR940012609A (ko) | 1994-06-24 |
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