JP2907122B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP2907122B2 JP2907122B2 JP8136692A JP13669296A JP2907122B2 JP 2907122 B2 JP2907122 B2 JP 2907122B2 JP 8136692 A JP8136692 A JP 8136692A JP 13669296 A JP13669296 A JP 13669296A JP 2907122 B2 JP2907122 B2 JP 2907122B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- silicon film
- type
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 110
- 239000010703 silicon Substances 0.000 claims description 110
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 107
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 239000011229 interlayer Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 25
- 238000003860 storage Methods 0.000 claims description 25
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 24
- 239000010410 layer Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000001312 dry etching Methods 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000007795 chemical reaction product Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特にキャパシタがビット線上にあるＤＲ
ＡＭのストレージ・ノード電極の製造方法に関する。
造方法に関し、特にキャパシタがビット線上にあるＤＲ
ＡＭのストレージ・ノード電極の製造方法に関する。
【０００２】
【従来の技術】メモリ・セルが１つのキャパシタと１つ
のトランジスタとから構成されたＤＲＡＭでは、高集積
化に伴ないメモリ・セルの占有面積が縮小され続けてい
る。しかるにＤＲＡＭでは、α線により発生する雑音電
荷によるソフト・エラー耐性を保持するためにはある一
定値以上のキャパシタの容量値が必要とされるため、如
何に限られた占有面積で必要な蓄積電荷容量を得るかが
重要な技術課題になっている。このような技術課題の解
決方法の最近の傾向としては、スタックド型のキャパシ
タをビット線上に設け、さらにこのキャパシタの下部電
極をなすストレージ・ノード電極の高さを増大させる等
の３次元的な構造の工夫によりこれの側面面積を増大さ
せている。
のトランジスタとから構成されたＤＲＡＭでは、高集積
化に伴ないメモリ・セルの占有面積が縮小され続けてい
る。しかるにＤＲＡＭでは、α線により発生する雑音電
荷によるソフト・エラー耐性を保持するためにはある一
定値以上のキャパシタの容量値が必要とされるため、如
何に限られた占有面積で必要な蓄積電荷容量を得るかが
重要な技術課題になっている。このような技術課題の解
決方法の最近の傾向としては、スタックド型のキャパシ
タをビット線上に設け、さらにこのキャパシタの下部電
極をなすストレージ・ノード電極の高さを増大させる等
の３次元的な構造の工夫によりこれの側面面積を増大さ
せている。
【０００３】キャパシタがビット線上にあるＤＲＡＭ
（このようなＤＲＡＭはＣＯＢ型と呼ばれている）の製
造工程の断面模式図である図１４および図１５と、この
ＤＲＡＭの完成時の平面模式図および断面模式図である
図１６および図１７とを参照すると、従来のＣＯＢ型の
ＤＲＡＭは、以下のように形成される。なお、図１４，
図１５は、図１６のＡＡ線に対応した部分での製造工程
の断面図である。図１６（ａ）はビット線以下の構造を
示す平面模式図であり、図１６（ｂ）はストレージ・ノ
ード電極，ビット線，ノード・コンタクト孔およびビッ
ト・コンタクト孔の関連構造を示す平面模式図である。
図１７（ａ），（ｂ）は、それぞれ図１６のＡＡ線，Ｂ
Ｂ線での断面模式図である。
（このようなＤＲＡＭはＣＯＢ型と呼ばれている）の製
造工程の断面模式図である図１４および図１５と、この
ＤＲＡＭの完成時の平面模式図および断面模式図である
図１６および図１７とを参照すると、従来のＣＯＢ型の
ＤＲＡＭは、以下のように形成される。なお、図１４，
図１５は、図１６のＡＡ線に対応した部分での製造工程
の断面図である。図１６（ａ）はビット線以下の構造を
示す平面模式図であり、図１６（ｂ）はストレージ・ノ
ード電極，ビット線，ノード・コンタクト孔およびビッ
ト・コンタクト孔の関連構造を示す平面模式図である。
図１７（ａ），（ｂ）は、それぞれ図１６のＡＡ線，Ｂ
Ｂ線での断面模式図である。
【０００４】まず、Ｐ型シリコン基板３０１表面の素子
分離領域にはフィールド酸化膜３０２が，素子形成領域
にはゲート酸化膜３０３が形成される。これらの素子形
成領域の形状はＴ字型をなし、これら素子形成領域はＰ
型シリコン基板３０１表面に規則的に配列されている。
ゲート電極を兼ねたワード線３０４が形成された後、こ
れらワード線３０４に自己整合的にＰ型シリコン基板３
０１表面の素子形成領域にはＮ+ 型ソース・ドレイン拡
散層３０５Ａ，３０５Ｂが形成される〔図１４（ａ），
図１６（ａ）〕。
分離領域にはフィールド酸化膜３０２が，素子形成領域
にはゲート酸化膜３０３が形成される。これらの素子形
成領域の形状はＴ字型をなし、これら素子形成領域はＰ
型シリコン基板３０１表面に規則的に配列されている。
ゲート電極を兼ねたワード線３０４が形成された後、こ
れらワード線３０４に自己整合的にＰ型シリコン基板３
０１表面の素子形成領域にはＮ+ 型ソース・ドレイン拡
散層３０５Ａ，３０５Ｂが形成される〔図１４（ａ），
図１６（ａ）〕。
【０００５】次に、全面を覆う（第１の）層間絶縁膜３
０６が形成される。この層間絶縁膜３０６は酸化シリコ
ン系の絶縁膜からなる。この層間絶縁膜３０６を貫通し
てＮ+ 型ソース・ドレイン拡散層３０５Ａに達するビッ
ト・コンタクト孔３０７が形成される〔図１４（ｂ），
図１６〕。
０６が形成される。この層間絶縁膜３０６は酸化シリコ
ン系の絶縁膜からなる。この層間絶縁膜３０６を貫通し
てＮ+ 型ソース・ドレイン拡散層３０５Ａに達するビッ
ト・コンタクト孔３０７が形成される〔図１４（ｂ），
図１６〕。
【０００６】次に、層間絶縁膜３０４の表面には、ビッ
ト・コンタクト孔３０７を介してＮ+ 型ソース・ドレイ
ン拡散層３０５Ａに接続されるビット線３０８が形成さ
れる。続いて、全面を覆う（第２の）層間絶縁膜３０９
が形成される。この層間絶縁膜３０９も酸化シリコン系
の絶縁膜からなる。層間絶縁膜３０９および３０６を貫
通してＮ+ 型ソース・ドレイン拡散層３０５Ｂに達する
ノード・コンタクト孔３１０が形成される〔図１４
（ｃ），図１６〕。
ト・コンタクト孔３０７を介してＮ+ 型ソース・ドレイ
ン拡散層３０５Ａに接続されるビット線３０８が形成さ
れる。続いて、全面を覆う（第２の）層間絶縁膜３０９
が形成される。この層間絶縁膜３０９も酸化シリコン系
の絶縁膜からなる。層間絶縁膜３０９および３０６を貫
通してＮ+ 型ソース・ドレイン拡散層３０５Ｂに達する
ノード・コンタクト孔３１０が形成される〔図１４
（ｃ），図１６〕。
【０００７】次に、原料ガスがモノ・シラン（Ｓｉ
Ｈ4 ），成長温度が６００℃〜６５０℃，圧力が１３Ｐ
ａ〜１３０Ｐａ程度の減圧気相成長法（ＬＰＣＶＤ）に
より、全面に所望の膜厚を有するノンドープの多結晶シ
リコン膜（図示せず）が形成される。８００℃〜９００
℃程度の温度でのオキシ塩化燐（ＰＯＣｌ3 ）雰囲気で
の熱拡散により、このノンドープの多結晶シリコン膜は
Ｎ+ 型多結晶シリコン膜３３１に変換される〔図１５
（ａ）〕。
Ｈ4 ），成長温度が６００℃〜６５０℃，圧力が１３Ｐ
ａ〜１３０Ｐａ程度の減圧気相成長法（ＬＰＣＶＤ）に
より、全面に所望の膜厚を有するノンドープの多結晶シ
リコン膜（図示せず）が形成される。８００℃〜９００
℃程度の温度でのオキシ塩化燐（ＰＯＣｌ3 ）雰囲気で
の熱拡散により、このノンドープの多結晶シリコン膜は
Ｎ+ 型多結晶シリコン膜３３１に変換される〔図１５
（ａ）〕。
【０００８】続いて、フォト・レジスト膜パターン（図
示せず）をマスクにした異方性ドライ・エッチングによ
りＮ+ 型多結晶シリコン膜３３１がパターニングされ、
Ｎ+型多結晶シリコン膜からなるストレージ・ノード電
極３１１が形成される〔図１５（ｂ），図１６
（ｂ）〕。
示せず）をマスクにした異方性ドライ・エッチングによ
りＮ+ 型多結晶シリコン膜３３１がパターニングされ、
Ｎ+型多結晶シリコン膜からなるストレージ・ノード電
極３１１が形成される〔図１５（ｂ），図１６
（ｂ）〕。
【０００９】上記フォト・レジスト膜パターンが除去れ
た後、容量絶縁膜３１２，セル・プレート電極３１３が
形成され、ＣＯＢ型のＤＲＡＭのメモリ・セルが完成す
る〔図１６，図１７〕。
た後、容量絶縁膜３１２，セル・プレート電極３１３が
形成され、ＣＯＢ型のＤＲＡＭのメモリ・セルが完成す
る〔図１６，図１７〕。
【００１０】
【発明が解決しようとする課題】上記従来のＣＯＢ型の
ＤＲＡＭの製造方法では、ストレージ・ノード電極３１
１の形成のための異方性ドライ・エッチングによるＮ+
型多結晶シリコン膜３３１のパターニングに際して、形
状に関する問題が生じる。このより形成されたストレー
ジ・ノード電極３１１では、ストレージ・ノード電極３
１１の側面が容量絶縁膜３０９に接触する近傍におい
て、切り欠き３５１（以下、ノッチ３５１と記す）が発
生している。ノッチ３５１の存在のためにストレージ・
ノード電極３１１の機械的強度は弱くなり、ストレージ
・ノード電極３１１を形成した後の工程の洗浄等により
ストレージ・ノード電極３１１が欠損しやすすくなり、
ＤＲＡＭの製造に支障をきたすことになる。
ＤＲＡＭの製造方法では、ストレージ・ノード電極３１
１の形成のための異方性ドライ・エッチングによるＮ+
型多結晶シリコン膜３３１のパターニングに際して、形
状に関する問題が生じる。このより形成されたストレー
ジ・ノード電極３１１では、ストレージ・ノード電極３
１１の側面が容量絶縁膜３０９に接触する近傍におい
て、切り欠き３５１（以下、ノッチ３５１と記す）が発
生している。ノッチ３５１の存在のためにストレージ・
ノード電極３１１の機械的強度は弱くなり、ストレージ
・ノード電極３１１を形成した後の工程の洗浄等により
ストレージ・ノード電極３１１が欠損しやすすくなり、
ＤＲＡＭの製造に支障をきたすことになる。
【００１１】したがって本発明の半導体記憶装置の製造
方法の目的は、ＣＯＢ型のＤＲＡＭの形成において、ノ
ッチの発生を抑制して機械的強度の安定したストレージ
・ノード電極の形成方法を提供することにある。
方法の目的は、ＣＯＢ型のＤＲＡＭの形成において、ノ
ッチの発生を抑制して機械的強度の安定したストレージ
・ノード電極の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第１の態様は、Ｐ型シリコン基板の表面の
素子分離領域にフィールド酸化膜を形成し、このＰ型シ
リコン基板の表面の素子形成領域にゲート酸化膜を形成
し、ゲート電極を兼ねたワード線を形成し、これらのワ
ード線に自己整合的にこれらの素子形成領域にＮ+ 型ソ
ース・ドレイン拡散層を形成する工程と、上記Ｐ型シリ
コン基板の表面を覆う第１の層間絶縁膜を形成し、この
第１の層間絶縁膜を貫通して上記Ｎ+ 型ソース・ドレイ
ン拡散層の一方に達するビット・コンタクト孔を形成
し、ビット線を形成する工程と、上記第１の層間絶縁膜
の表面を覆う第２の層間絶縁膜を形成し、この第２の層
間絶縁膜の表面を覆う窒化チタン膜を形成し、この窒化
チタン膜とこの第２および第１の層間絶縁膜とを貫通し
て上記Ｎ+ 型ソース・ドレイン拡散層の他方に達するノ
ード・コンタクト孔を形成する工程と、全面にＮ+ 型多
結晶シリコン膜を形成し、フォト・レジスト膜パターン
をマスクにしてこのＮ+ 型多結晶シリコン膜に対する異
方性ドライ・エッチングを行なってシリコン膜パターン
を形成する工程と、露出した上記窒化チタン膜を酸化チ
タン膜に変換するとともに上記シリコン膜パターンと残
置した窒化チタン膜とからなるストレージ・ノード電極
を形成する工程と、容量絶縁膜を形成し、セル・プレー
ト電極を形成する工程とを有する。好ましくは、上記窒
化チタン膜の上記酸化チタン膜への変換は、この窒化チ
タン膜に対するアルゴン・スパッタリングと乾燥酸素雰
囲気での低温酸化とによる行なわれる。
の製造方法の第１の態様は、Ｐ型シリコン基板の表面の
素子分離領域にフィールド酸化膜を形成し、このＰ型シ
リコン基板の表面の素子形成領域にゲート酸化膜を形成
し、ゲート電極を兼ねたワード線を形成し、これらのワ
ード線に自己整合的にこれらの素子形成領域にＮ+ 型ソ
ース・ドレイン拡散層を形成する工程と、上記Ｐ型シリ
コン基板の表面を覆う第１の層間絶縁膜を形成し、この
第１の層間絶縁膜を貫通して上記Ｎ+ 型ソース・ドレイ
ン拡散層の一方に達するビット・コンタクト孔を形成
し、ビット線を形成する工程と、上記第１の層間絶縁膜
の表面を覆う第２の層間絶縁膜を形成し、この第２の層
間絶縁膜の表面を覆う窒化チタン膜を形成し、この窒化
チタン膜とこの第２および第１の層間絶縁膜とを貫通し
て上記Ｎ+ 型ソース・ドレイン拡散層の他方に達するノ
ード・コンタクト孔を形成する工程と、全面にＮ+ 型多
結晶シリコン膜を形成し、フォト・レジスト膜パターン
をマスクにしてこのＮ+ 型多結晶シリコン膜に対する異
方性ドライ・エッチングを行なってシリコン膜パターン
を形成する工程と、露出した上記窒化チタン膜を酸化チ
タン膜に変換するとともに上記シリコン膜パターンと残
置した窒化チタン膜とからなるストレージ・ノード電極
を形成する工程と、容量絶縁膜を形成し、セル・プレー
ト電極を形成する工程とを有する。好ましくは、上記窒
化チタン膜の上記酸化チタン膜への変換は、この窒化チ
タン膜に対するアルゴン・スパッタリングと乾燥酸素雰
囲気での低温酸化とによる行なわれる。
【００１３】
【００１４】
【００１５】
【発明の実施の形態】本発明の説明に先だって、まず、
模式図である図１，図２および図３を参照して、本発明
者の行なった上記ストレージ・ノード電極形成時のノッ
チの発生原因の考察について説明する。
模式図である図１，図２および図３を参照して、本発明
者の行なった上記ストレージ・ノード電極形成時のノッ
チの発生原因の考察について説明する。
【００１６】まず、シリコン基板１０１の表面を覆う絶
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ａがＮ+ 型多結晶シリコン膜からなり、さらにこれら
のシリコン膜パターン１１１ａとシリコン基板１０１と
が電気的に接続されていない（絶縁膜にコンタクト孔が
設けられていない）場合（第１の実験例）について説明
する。シリコン基板１０１の表面を覆う絶縁膜１０９が
形成され、（シリコン基板１０１に達するコンタクト孔
を設けずに）絶縁膜１０９表面を覆うＮ+ 型多結晶シリ
コン膜が形成される。シリコン基板１０１を接地した状
態で、フォト・レジスト膜パターン１４１をマスクにし
てＮ+ 型多結晶シリコン膜が異方性ドライ・エッチング
され、シリコン膜パターン１１１ａが形成される。この
異方性ドライ・エッチングの際に、フォト・レジスト膜
パターン１４１の側面の一部を含めてシリコン膜パター
ン１１１ａの側面の一部は反応生成物１４３により覆わ
れる（シリコン膜パターン１１１ａの側面の上端に比べ
てこの側面の下端近傍は覆われにくい）。この場合、
（絶縁膜１０９に接触する部分の）シリコン膜パターン
１１１ａには、ノッチが発生しない〔図１〕。
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ａがＮ+ 型多結晶シリコン膜からなり、さらにこれら
のシリコン膜パターン１１１ａとシリコン基板１０１と
が電気的に接続されていない（絶縁膜にコンタクト孔が
設けられていない）場合（第１の実験例）について説明
する。シリコン基板１０１の表面を覆う絶縁膜１０９が
形成され、（シリコン基板１０１に達するコンタクト孔
を設けずに）絶縁膜１０９表面を覆うＮ+ 型多結晶シリ
コン膜が形成される。シリコン基板１０１を接地した状
態で、フォト・レジスト膜パターン１４１をマスクにし
てＮ+ 型多結晶シリコン膜が異方性ドライ・エッチング
され、シリコン膜パターン１１１ａが形成される。この
異方性ドライ・エッチングの際に、フォト・レジスト膜
パターン１４１の側面の一部を含めてシリコン膜パター
ン１１１ａの側面の一部は反応生成物１４３により覆わ
れる（シリコン膜パターン１１１ａの側面の上端に比べ
てこの側面の下端近傍は覆われにくい）。この場合、
（絶縁膜１０９に接触する部分の）シリコン膜パターン
１１１ａには、ノッチが発生しない〔図１〕。
【００１７】次に、シリコン基板１０１の表面を覆う絶
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ｂがノンドープの多結晶シリコン膜からなり、さらに
これらのシリコン膜パターン１１１ｂが絶縁膜に設けら
れたコンタクト孔１１０を介してシリコン基板１０１に
（電気的にではなく）機械的に接続されている場合（第
２の実験例）について説明する。シリコン基板１０１の
表面を覆う絶縁膜１０９が形成され、絶縁膜１０９を貫
通してシリコン基板１０１に達するコンタクト孔１１０
が形成され、絶縁膜１０９表面を覆うノンドープの多結
晶シリコン膜が形成される。シリコン基板１０１を接地
した状態で、フォト・レジスト膜パターン１４１をマス
クにしてノンドープの多結晶シリコン膜が異方性ドライ
・エッチングされ、シリコン膜パターン１１１ｂが形成
される。この異方性ドライ・エッチングの際に、フォト
・レジスト膜パターン１４１の側面の一部を含めてシリ
コン膜パターン１１１ｂの側面の一部は反応生成物１４
３により覆われる。この場合にも（絶縁膜１０９に接触
する部分での）シリコン膜パターン１１１ｂには、ノッ
チが発生しない〔図２〕。
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ｂがノンドープの多結晶シリコン膜からなり、さらに
これらのシリコン膜パターン１１１ｂが絶縁膜に設けら
れたコンタクト孔１１０を介してシリコン基板１０１に
（電気的にではなく）機械的に接続されている場合（第
２の実験例）について説明する。シリコン基板１０１の
表面を覆う絶縁膜１０９が形成され、絶縁膜１０９を貫
通してシリコン基板１０１に達するコンタクト孔１１０
が形成され、絶縁膜１０９表面を覆うノンドープの多結
晶シリコン膜が形成される。シリコン基板１０１を接地
した状態で、フォト・レジスト膜パターン１４１をマス
クにしてノンドープの多結晶シリコン膜が異方性ドライ
・エッチングされ、シリコン膜パターン１１１ｂが形成
される。この異方性ドライ・エッチングの際に、フォト
・レジスト膜パターン１４１の側面の一部を含めてシリ
コン膜パターン１１１ｂの側面の一部は反応生成物１４
３により覆われる。この場合にも（絶縁膜１０９に接触
する部分での）シリコン膜パターン１１１ｂには、ノッ
チが発生しない〔図２〕。
【００１８】一方、シリコン基板１０１の表面を覆う絶
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ｃがＮ+ 型多結晶シリコン膜からなり、さらにこれら
のシリコン膜パターン１１１ｃが絶縁膜に設けられたコ
ンタクト孔１１０を介してシリコン基板１０１に電気的
に接続されている場合（第３の実験例）には、前述した
ようにノッチ１５１が発生する〔図３〕。
縁膜１０９の表面に設けられたシリコン膜パターン１１
１ｃがＮ+ 型多結晶シリコン膜からなり、さらにこれら
のシリコン膜パターン１１１ｃが絶縁膜に設けられたコ
ンタクト孔１１０を介してシリコン基板１０１に電気的
に接続されている場合（第３の実験例）には、前述した
ようにノッチ１５１が発生する〔図３〕。
【００１９】これらの結果を比較検討すると、次のよう
になる。上記異方性ドライ・エッチングを行なうイオン
１４２により、シリコン膜パターン１１１ａ，シリコン
膜パターン１１１ｂあるいはシリコン膜パターン１１１
ｃとフォト・レジスト膜パターン１４１と反応生成物１
４３との表面にはそれぞれプラス電荷が帯電する。しか
しながら、第１および第２の実験例の場合には電流経路
が存在しない。このため第１および第２の実験例の場合
には、シリコン膜パターン１１１ａあるいはシリコン膜
パターン１１１ｂの形成の最終段階においてもイオン１
４１による電流あるいは帯電したプラス電荷による電流
がシリコン膜パターン１１１ａあるいはシリコン膜パタ
ーン１１１ｂの絶縁膜１０９に接触する部分に対する局
所的な集中が起らず、ノッチの発生が回避される（図
１，図２参照）。これに対して第３の実験例では電流経
路が存在する。シリコン膜パターン１１１ｃの形成の最
終段階において、シリコン膜パターン１１１ｃの絶縁膜
１０９に接触する部分の近傍を除いてシリコン膜パター
ン１１１ｃの側面は反応生成物１４３により覆われてい
ることから、イオン１４１による電流あるいは帯電した
プラス電荷による電流がシリコン膜パターン１１１ｃの
絶縁膜１０９に接触する部分に局所的に集中してノッチ
１５１が発生する（図３参照）。
になる。上記異方性ドライ・エッチングを行なうイオン
１４２により、シリコン膜パターン１１１ａ，シリコン
膜パターン１１１ｂあるいはシリコン膜パターン１１１
ｃとフォト・レジスト膜パターン１４１と反応生成物１
４３との表面にはそれぞれプラス電荷が帯電する。しか
しながら、第１および第２の実験例の場合には電流経路
が存在しない。このため第１および第２の実験例の場合
には、シリコン膜パターン１１１ａあるいはシリコン膜
パターン１１１ｂの形成の最終段階においてもイオン１
４１による電流あるいは帯電したプラス電荷による電流
がシリコン膜パターン１１１ａあるいはシリコン膜パタ
ーン１１１ｂの絶縁膜１０９に接触する部分に対する局
所的な集中が起らず、ノッチの発生が回避される（図
１，図２参照）。これに対して第３の実験例では電流経
路が存在する。シリコン膜パターン１１１ｃの形成の最
終段階において、シリコン膜パターン１１１ｃの絶縁膜
１０９に接触する部分の近傍を除いてシリコン膜パター
ン１１１ｃの側面は反応生成物１４３により覆われてい
ることから、イオン１４１による電流あるいは帯電した
プラス電荷による電流がシリコン膜パターン１１１ｃの
絶縁膜１０９に接触する部分に局所的に集中してノッチ
１５１が発生する（図３参照）。
【００２０】これらの検討結果から、ノッチの発生を回
避する方法としては、上記異方性ドライ・エッチングに
おけるエッチングに寄与するイオンに対してこれらのイ
オンによる電流経路を無くす方法，あるいは電流経路が
ある場合でもこの経路が局所的に集中することを回避す
る方法が好ましいことになる。
避する方法としては、上記異方性ドライ・エッチングに
おけるエッチングに寄与するイオンに対してこれらのイ
オンによる電流経路を無くす方法，あるいは電流経路が
ある場合でもこの経路が局所的に集中することを回避す
る方法が好ましいことになる。
【００２１】次に、図面を参照して本発明を説明する。
【００２２】ＣＯＢ型のＤＲＡＭの製造工程の断面模式
図である図４および図５と、このＤＲＡＭの完成時の平
面模式図および断面模式図である図６および図７とを参
照すると、本発明の第１の実施の形態は電流経路が局所
的に集中するのを回避してＣＯＢ型のＤＲＡＭを形成す
る方法であり、本第１の実施の形態によるＤＲＡＭは以
下のように形成される。なお、図４，図５は、図６のＡ
Ａ線に対応した部分での製造工程の断面図である。図６
（ａ）はビット線以下の構造を示す平面模式図であり、
図６（ｂ）はストレージ・ノード電極，ビット線，ノー
ド・コンタクト孔およびビット・コンタクト孔の関連構
造を示す平面模式図である。図７（ａ），（ｂ）は、そ
れぞれ図６のＡＡ線，ＢＢ線での断面模式図である。
図である図４および図５と、このＤＲＡＭの完成時の平
面模式図および断面模式図である図６および図７とを参
照すると、本発明の第１の実施の形態は電流経路が局所
的に集中するのを回避してＣＯＢ型のＤＲＡＭを形成す
る方法であり、本第１の実施の形態によるＤＲＡＭは以
下のように形成される。なお、図４，図５は、図６のＡ
Ａ線に対応した部分での製造工程の断面図である。図６
（ａ）はビット線以下の構造を示す平面模式図であり、
図６（ｂ）はストレージ・ノード電極，ビット線，ノー
ド・コンタクト孔およびビット・コンタクト孔の関連構
造を示す平面模式図である。図７（ａ），（ｂ）は、そ
れぞれ図６のＡＡ線，ＢＢ線での断面模式図である。
【００２３】まず、Ｐ型シリコン基板２０１表面の素子
分離領域には、選択酸化により、膜厚３００ｎｍ程度の
フィールド酸化膜２０２が形成される。Ｐ型シリコン基
板２０１表面の素子形成領域には、熱酸化により、膜厚
８ｎｍ程度のゲート酸化膜２０３が形成される。これら
の素子形成領域の形状はＴ字型をなし、これら素子形成
領域はＰ型シリコン基板２０１表面に規則的に配列され
ている。ゲート電極を兼ねたワード線２０４が形成され
た後、Ｐ型シリコン基板２０１表面の素子形成領域には
これらワード線２０４に自己整合的にＮ+ 型ソース・ド
レイン拡散層２０５Ａ，２０５Ｂが形成される。ワード
線２０４は膜厚２００ｎｍ程度のタングステン・ポリサ
イド膜からなり、ワード線２０４の線幅（ゲート長）は
０．３５μｍ程度である。Ｎ+ 型ソース・ドレイン拡散
層２０５Ａ，２０５Ｂの接合の深さは０．１μｍ程度で
あり、Ｎ+ 型ソース・ドレイン拡散層２０５Ａ，２０５
Ｂの幅（ゲート幅）は０．４５μｍ程度である〔図４
（ａ），図６（ａ）〕。
分離領域には、選択酸化により、膜厚３００ｎｍ程度の
フィールド酸化膜２０２が形成される。Ｐ型シリコン基
板２０１表面の素子形成領域には、熱酸化により、膜厚
８ｎｍ程度のゲート酸化膜２０３が形成される。これら
の素子形成領域の形状はＴ字型をなし、これら素子形成
領域はＰ型シリコン基板２０１表面に規則的に配列され
ている。ゲート電極を兼ねたワード線２０４が形成され
た後、Ｐ型シリコン基板２０１表面の素子形成領域には
これらワード線２０４に自己整合的にＮ+ 型ソース・ド
レイン拡散層２０５Ａ，２０５Ｂが形成される。ワード
線２０４は膜厚２００ｎｍ程度のタングステン・ポリサ
イド膜からなり、ワード線２０４の線幅（ゲート長）は
０．３５μｍ程度である。Ｎ+ 型ソース・ドレイン拡散
層２０５Ａ，２０５Ｂの接合の深さは０．１μｍ程度で
あり、Ｎ+ 型ソース・ドレイン拡散層２０５Ａ，２０５
Ｂの幅（ゲート幅）は０．４５μｍ程度である〔図４
（ａ），図６（ａ）〕。
【００２４】次に、全面を覆う（第１の）層間絶縁膜２
０６が形成される。この層間絶縁膜２０６のＮ+ 型ソー
ス・ドレイン拡散層２０５Ａ，２０５Ｂ直上での膜厚は
５００ｎｍ程度である。この層間絶縁膜２０６は、酸化
シリコン系の絶縁膜からなり、少なくともワード線２０
４およびＮ+ 型ソース・ドレイン拡散層２０５Ａ，２０
５Ｂを直接に覆う部分では酸化シリコン膜からなる。さ
らに、層間絶縁膜２０６の表面は、化学機械研磨法（Ｃ
ＭＰ）等により、平坦化されていることが好ましい。こ
の層間絶縁膜２０６を貫通してＮ+ 型ソース・ドレイン
拡散層２０５Ａに達するビット・コンタクト孔２０７が
形成される。これらビット・コンタクト孔２０７の口径
は０．３５μｍ程度である〔図４（ｂ），図６〕。
０６が形成される。この層間絶縁膜２０６のＮ+ 型ソー
ス・ドレイン拡散層２０５Ａ，２０５Ｂ直上での膜厚は
５００ｎｍ程度である。この層間絶縁膜２０６は、酸化
シリコン系の絶縁膜からなり、少なくともワード線２０
４およびＮ+ 型ソース・ドレイン拡散層２０５Ａ，２０
５Ｂを直接に覆う部分では酸化シリコン膜からなる。さ
らに、層間絶縁膜２０６の表面は、化学機械研磨法（Ｃ
ＭＰ）等により、平坦化されていることが好ましい。こ
の層間絶縁膜２０６を貫通してＮ+ 型ソース・ドレイン
拡散層２０５Ａに達するビット・コンタクト孔２０７が
形成される。これらビット・コンタクト孔２０７の口径
は０．３５μｍ程度である〔図４（ｂ），図６〕。
【００２５】次に、層間絶縁膜２０６の表面には、ビッ
ト・コンタクト孔２０７を介してＮ+ 型ソース・ドレイ
ン拡散層２０５Ａに接続されるビット線２０８が形成さ
れる。これらのビート線２０８は膜厚２００ｎｍ程度の
タングステン・シリサイド膜からなり、これらビット線
２０８の線幅は０．４５μｍ程度である。全面を覆う
（第２の）層間絶縁膜２０９が形成される。この層間絶
縁膜２０９も酸化シリコン系の絶縁膜からなり、この層
間絶縁膜の２０９の表面を平坦化されていることが好ま
しい。層間絶縁膜２０６を直接に覆う部分での層間絶縁
膜２０９の膜厚は５００ｎｍ程度である。続いて、層間
絶縁膜２０９の表面を覆う膜厚５０ｎｍ程度の窒化チタ
ン膜２２１が、例えば反応性スパッタリングにより形成
される。窒化チタン膜２２１，層間絶縁膜２０９および
２０６を貫通してＮ+ 型ソース・ドレイン拡散層２０５
Ｂに達するノード・コンタクト孔２１０ａが形成され
る。これらノード・コンタクト孔２１０ａの口径は０．
３５μｍ程度である〔図４（ｃ），図６〕。
ト・コンタクト孔２０７を介してＮ+ 型ソース・ドレイ
ン拡散層２０５Ａに接続されるビット線２０８が形成さ
れる。これらのビート線２０８は膜厚２００ｎｍ程度の
タングステン・シリサイド膜からなり、これらビット線
２０８の線幅は０．４５μｍ程度である。全面を覆う
（第２の）層間絶縁膜２０９が形成される。この層間絶
縁膜２０９も酸化シリコン系の絶縁膜からなり、この層
間絶縁膜の２０９の表面を平坦化されていることが好ま
しい。層間絶縁膜２０６を直接に覆う部分での層間絶縁
膜２０９の膜厚は５００ｎｍ程度である。続いて、層間
絶縁膜２０９の表面を覆う膜厚５０ｎｍ程度の窒化チタ
ン膜２２１が、例えば反応性スパッタリングにより形成
される。窒化チタン膜２２１，層間絶縁膜２０９および
２０６を貫通してＮ+ 型ソース・ドレイン拡散層２０５
Ｂに達するノード・コンタクト孔２１０ａが形成され
る。これらノード・コンタクト孔２１０ａの口径は０．
３５μｍ程度である〔図４（ｃ），図６〕。
【００２６】次に、例えば６５０℃の成膜温度でのＬＰ
ＣＶＤにより、膜厚０．６μｍ程度の（成膜段階で）Ｎ
+ 型多結晶シリコン膜２３１ａが形成される〔図５
（ａ）〕。なお、ノンドープの多結晶シリコン膜を形成
した後、燐の熱拡散もしくはイオン注入によりＮ+ 型多
結晶シリコン膜を形成してもよい。
ＣＶＤにより、膜厚０．６μｍ程度の（成膜段階で）Ｎ
+ 型多結晶シリコン膜２３１ａが形成される〔図５
（ａ）〕。なお、ノンドープの多結晶シリコン膜を形成
した後、燐の熱拡散もしくはイオン注入によりＮ+ 型多
結晶シリコン膜を形成してもよい。
【００２７】次に、Ｎ+ 型多結晶シリコン膜２３１ａの
表面にフォト・レジスト膜パターン（図示せず）が形成
される。これらのフォト・レジスト膜パターンの間隔は
０．３５μｍ程度である。これらのフォト・レジスト膜
パターンをマスクにしてエッチング・ガスとしてＨＢｒ
を用いた異方性ドライ・エッチンがＮ+ 型シリコン膜２
３１ａに対して行なわれ、Ｎ+ 型多結晶シリコン膜から
なるシリコン膜パターン２３１ａａが形成される〔図５
（ｂ）〕。ＨＢｒをエッチング・ガスに用いたこの異方
性ドライ・エッチングでは、窒化チタン膜２２１のエッ
チング・レートはＮ+ 型多結晶シリコン膜２３１ａのエ
ッチング・レートの１／５０程度であり，さらに窒化チ
タン膜２２１が導電体膜であるため、シリコン膜パター
ン２３１ａａの形成の最終段階においても、エッチング
・イオン（および帯電したプラス電荷）が流れる電流経
路の局所化は回避される。このため、本第１の実施の形
態では、シリコン膜パターン２３１ａａの形成に際し
て、シリコン膜パターン２３１ａａにノッチは発生しな
い。
表面にフォト・レジスト膜パターン（図示せず）が形成
される。これらのフォト・レジスト膜パターンの間隔は
０．３５μｍ程度である。これらのフォト・レジスト膜
パターンをマスクにしてエッチング・ガスとしてＨＢｒ
を用いた異方性ドライ・エッチンがＮ+ 型シリコン膜２
３１ａに対して行なわれ、Ｎ+ 型多結晶シリコン膜から
なるシリコン膜パターン２３１ａａが形成される〔図５
（ｂ）〕。ＨＢｒをエッチング・ガスに用いたこの異方
性ドライ・エッチングでは、窒化チタン膜２２１のエッ
チング・レートはＮ+ 型多結晶シリコン膜２３１ａのエ
ッチング・レートの１／５０程度であり，さらに窒化チ
タン膜２２１が導電体膜であるため、シリコン膜パター
ン２３１ａａの形成の最終段階においても、エッチング
・イオン（および帯電したプラス電荷）が流れる電流経
路の局所化は回避される。このため、本第１の実施の形
態では、シリコン膜パターン２３１ａａの形成に際し
て、シリコン膜パターン２３１ａａにノッチは発生しな
い。
【００２８】上記段階では、窒化チタン膜２２１を介し
てそれぞれのシリコン膜パターン２３１ａａが電気的に
接続されている。そのため、シリコン膜パターン２３１
ａａに直接に覆われていない部分の窒化チタン膜２２１
を（ノッチを発生させずに）除去もしくは絶縁膜に変換
することが必要である。本第１の実施の形態では、上記
フォト・レジスト膜パターンを除去した後、高々５００
℃程度の乾燥酸素雰囲気でシリコン膜パターン２３１ａ
ａに直接に覆われていない部分の窒化チタン膜２２１が
酸化され、酸化チタン膜２２２が形成される。この段階
で上記シリコン膜パターン２３１ａａと残置した窒化チ
タン膜２２１ａとからなるストレージ・ノード電極２１
１ａが形成される。なお、窒化チタン膜２２１の酸化に
先だって、上記フォト・レジスト膜パターンを除去する
前に、窒化チタン膜２２１に対してアルゴン・スパッタ
リングを行なっておくことが好ましい。このようにする
と、窒化チタン膜２２１の酸化が容易になる。
てそれぞれのシリコン膜パターン２３１ａａが電気的に
接続されている。そのため、シリコン膜パターン２３１
ａａに直接に覆われていない部分の窒化チタン膜２２１
を（ノッチを発生させずに）除去もしくは絶縁膜に変換
することが必要である。本第１の実施の形態では、上記
フォト・レジスト膜パターンを除去した後、高々５００
℃程度の乾燥酸素雰囲気でシリコン膜パターン２３１ａ
ａに直接に覆われていない部分の窒化チタン膜２２１が
酸化され、酸化チタン膜２２２が形成される。この段階
で上記シリコン膜パターン２３１ａａと残置した窒化チ
タン膜２２１ａとからなるストレージ・ノード電極２１
１ａが形成される。なお、窒化チタン膜２２１の酸化に
先だって、上記フォト・レジスト膜パターンを除去する
前に、窒化チタン膜２２１に対してアルゴン・スパッタ
リングを行なっておくことが好ましい。このようにする
と、窒化チタン膜２２１の酸化が容易になる。
【００２９】窒化チタン膜２２１の代りに例えばチタン
膜を用いるのは好ましくない。チタン膜を用いるなら
ば、Ｎ+ 型多結晶シリコン膜を形成する段階でチタン・
ジ・シリサイド（ＴｉＳｉ2 ）膜が形成される。また、
多結晶シリコン膜の代りに非晶質シリコン膜を用いたと
しても、５００℃程度の酸化においてチタン・モノ・シ
リサイド（ＴｉＳｉ）膜が形成される。これらチタン・
シリサイド膜が形成された場合、シリコン膜パターンの
形成に際してチタン・シリサイド膜を選択的に残置させ
ることが困難になり、ノッチの発生の回避は不可能にな
る。上記のように酸化により導電体膜を絶縁体膜に変換
するとき、この酸化によりシリコン膜パターン２３１ａ
ａの表面が酸化されるのは好ましくない。本第１の実施
の形態のように窒化シリコン膜２２１を採用するなら
ば、シリコン膜パターン２３１ａａの表面がほとんど酸
化されない低温で窒化シリコン膜２２１の酸化が行なえ
る。
膜を用いるのは好ましくない。チタン膜を用いるなら
ば、Ｎ+ 型多結晶シリコン膜を形成する段階でチタン・
ジ・シリサイド（ＴｉＳｉ2 ）膜が形成される。また、
多結晶シリコン膜の代りに非晶質シリコン膜を用いたと
しても、５００℃程度の酸化においてチタン・モノ・シ
リサイド（ＴｉＳｉ）膜が形成される。これらチタン・
シリサイド膜が形成された場合、シリコン膜パターンの
形成に際してチタン・シリサイド膜を選択的に残置させ
ることが困難になり、ノッチの発生の回避は不可能にな
る。上記のように酸化により導電体膜を絶縁体膜に変換
するとき、この酸化によりシリコン膜パターン２３１ａ
ａの表面が酸化されるのは好ましくない。本第１の実施
の形態のように窒化シリコン膜２２１を採用するなら
ば、シリコン膜パターン２３１ａａの表面がほとんど酸
化されない低温で窒化シリコン膜２２１の酸化が行なえ
る。
【００３０】続いて、例えばＬＰＣＶＤにより、全面に
窒化シリコン膜（図に明示せず）が形成され、さらにこ
の窒化シリコン膜の表面が酸化され、酸化シリコン膜に
換算した膜厚が５ｎｍ程度の容量絶縁膜２１２が形成さ
れる。その後、膜厚１５０ｎｍのＮ+ 型多結晶シリコン
膜からなるセル・プレート電極２１３が形成され、本第
１の実施の形態によるＤＲＡＭが完成する〔図６，図
７〕。
窒化シリコン膜（図に明示せず）が形成され、さらにこ
の窒化シリコン膜の表面が酸化され、酸化シリコン膜に
換算した膜厚が５ｎｍ程度の容量絶縁膜２１２が形成さ
れる。その後、膜厚１５０ｎｍのＮ+ 型多結晶シリコン
膜からなるセル・プレート電極２１３が形成され、本第
１の実施の形態によるＤＲＡＭが完成する〔図６，図
７〕。
【００３１】上記第１の実施の形態では、上述したよう
にノッチの発生を回避してストレージ・ノード電極を構
成するシリコン膜パターンの形成が可能になる。このた
め、本第１の実施の形態によれば、機械的強度の安定し
てストレージ・ノード電極が得られる。
にノッチの発生を回避してストレージ・ノード電極を構
成するシリコン膜パターンの形成が可能になる。このた
め、本第１の実施の形態によれば、機械的強度の安定し
てストレージ・ノード電極が得られる。
【００３２】ＣＯＢ型のＤＲＡＭの製造工程の断面模式
図である図８および図９を参照して、本発明の第１の関
連技術について説明する。この第１の関連技術では、Ｃ
ＯＢ型のＤＲＡＭのストレージ・ノード電極の基になる
シリコン膜パターンは電流経路が無い状態で形成され
る。
図である図８および図９を参照して、本発明の第１の関
連技術について説明する。この第１の関連技術では、Ｃ
ＯＢ型のＤＲＡＭのストレージ・ノード電極の基になる
シリコン膜パターンは電流経路が無い状態で形成され
る。
【００３３】まず、（第２の）層間絶縁膜２０９までの
生成は、上記第１の実施の形態と同様である。層間絶縁
膜２０９および２０６を貫通してＮ+ 型ソース・ドレイ
ン拡散層２０５Ｂに達するノード・コンタクト孔２１０
ｂが形成される。これらノード・コンタクト孔２１０ｂ
の口径は０．３５μｍ程度である。続いて、例えば６５
０℃の成膜温度でのＬＰＣＶＤにより、膜厚０．６μｍ
程度のノンドープの多結晶シリコン膜２３１ｂが形成さ
れる〔図８（ａ）〕。なお、本第１の関連技術では、多
結晶シリコン膜２３１ｂの代りにノンドープの非晶質シ
リコン膜を採用してもよい。
生成は、上記第１の実施の形態と同様である。層間絶縁
膜２０９および２０６を貫通してＮ+ 型ソース・ドレイ
ン拡散層２０５Ｂに達するノード・コンタクト孔２１０
ｂが形成される。これらノード・コンタクト孔２１０ｂ
の口径は０．３５μｍ程度である。続いて、例えば６５
０℃の成膜温度でのＬＰＣＶＤにより、膜厚０．６μｍ
程度のノンドープの多結晶シリコン膜２３１ｂが形成さ
れる〔図８（ａ）〕。なお、本第１の関連技術では、多
結晶シリコン膜２３１ｂの代りにノンドープの非晶質シ
リコン膜を採用してもよい。
【００３４】次に、多結晶シリコン膜２３１ｂの表面に
フォト・レジスト膜パターン（図示せず）が形成され
る。これらのフォト・レジスト膜パターンの間隔は０．
３５μｍ程度である。これらのフォト・レジスト膜パタ
ーンをマスクにした異方性ドライ・エッチンが多結晶シ
リコン膜２３１ｂに対して行なわれ、ノンドープの多結
晶シリコン膜からなるシリコン膜パターン２３１ｂａが
形成される〔図８（ｂ）〕。このパターニングに際し
て、（上記第２の実験例において述べたように）シリコ
ン膜パターン２３１ｂａにはノッチは発生しない。
フォト・レジスト膜パターン（図示せず）が形成され
る。これらのフォト・レジスト膜パターンの間隔は０．
３５μｍ程度である。これらのフォト・レジスト膜パタ
ーンをマスクにした異方性ドライ・エッチンが多結晶シ
リコン膜２３１ｂに対して行なわれ、ノンドープの多結
晶シリコン膜からなるシリコン膜パターン２３１ｂａが
形成される〔図８（ｂ）〕。このパターニングに際し
て、（上記第２の実験例において述べたように）シリコ
ン膜パターン２３１ｂａにはノッチは発生しない。
【００３５】上記フォト・レジスト膜パターンを除去し
た後、熱拡散もしくはイオン注入が行なわれ、（上記シ
リコン膜パターン２３１ｂａはＮ+ 型多結晶シリコン膜
からなるシリコン膜パターンに変換されて）ストレージ
・ノード電極２１１ｂが形成される〔図９（ａ）〕。
た後、熱拡散もしくはイオン注入が行なわれ、（上記シ
リコン膜パターン２３１ｂａはＮ+ 型多結晶シリコン膜
からなるシリコン膜パターンに変換されて）ストレージ
・ノード電極２１１ｂが形成される〔図９（ａ）〕。
【００３６】その後、上記第１の実施の形態と同様の方
法により、容量絶縁膜２１２，セル・プレート電極２１
３が形成され、本第１の関連技術によるＤＲＡＭが完成
する〔図９（ｂ）〕。
法により、容量絶縁膜２１２，セル・プレート電極２１
３が形成され、本第１の関連技術によるＤＲＡＭが完成
する〔図９（ｂ）〕。
【００３７】上記関連技術でもノッチの発生を回避して
ストレージ・ノード電極の基になるシリコン膜パターン
の形成が可能になる。このため、本第１の関連技術は、
上記第１の実施の形態の有した効果を有することにな
る。
ストレージ・ノード電極の基になるシリコン膜パターン
の形成が可能になる。このため、本第１の関連技術は、
上記第１の実施の形態の有した効果を有することにな
る。
【００３８】上記第１の実施の形態，上記第１の関連技
術では、ストレージ・ノード電極を構成するシリコン膜
パターンの形成のための異方性ドライ・エッチングに際
して、電流経路がある場合でもこの経路が局所的に集中
することを回避する方法，あるいはエッチングに寄与す
るイオンの電流経路を無くす方法である。これらに対し
て本発明の第２の関連技術は、上記電流経路の抵抗を高
くしてノッチの発生を抑制する方法である。
術では、ストレージ・ノード電極を構成するシリコン膜
パターンの形成のための異方性ドライ・エッチングに際
して、電流経路がある場合でもこの経路が局所的に集中
することを回避する方法，あるいはエッチングに寄与す
るイオンの電流経路を無くす方法である。これらに対し
て本発明の第２の関連技術は、上記電流経路の抵抗を高
くしてノッチの発生を抑制する方法である。
【００３９】本発明者は、まず、シリコン膜の抵抗値を
変化させて、どのようなシリコン膜の膜厚あるいはこの
シリコン膜から形成されるシリコン膜パターンの間隔の
ときノッチが発生するかを実験測定した。図１０および
図１１を参照して、本第２の実施と形態の基本構想を説
明する。図１０（ａ）はシリコン膜の抵抗率に対してノ
ッチの発生するシリコン膜の膜厚を示すグラフであり、
図１０（ｂ）はシリコン膜の抵抗率に対してノッチの発
生するシリコン膜パターンの間隔（このシリコン膜をパ
ターニングするために用いるフォト・レジスト膜パター
ンの間隔）を示すグラフである。図１１は成膜段階でＮ
型もしくはＮ+ 型のシリコン膜の抵抗率と熱処理後のこ
れらのシリコン膜の抵抗率の関係を示すグラフである。
図１０の結果から、次のことが明らかになる。シリコン
膜の膜厚が０．４μｍ以下あるいはシリコン膜パターン
の間隔が０．６μｍ以上の場合、シリコン膜の抵抗率に
関係なくノッチの発生は起らない。さらにシリコン膜の
抵抗率が１０Ωｃｍ以上であるならば、シリコン膜の膜
厚，シリコン膜パターンの間隔に関係なくノッチの発生
は起らない。これらの結果は、この異方性ドライ・エッ
チングに際した形成される反応生成物のシリコン膜パタ
ーン側面への被覆の度合に関連するものと推測される。
変化させて、どのようなシリコン膜の膜厚あるいはこの
シリコン膜から形成されるシリコン膜パターンの間隔の
ときノッチが発生するかを実験測定した。図１０および
図１１を参照して、本第２の実施と形態の基本構想を説
明する。図１０（ａ）はシリコン膜の抵抗率に対してノ
ッチの発生するシリコン膜の膜厚を示すグラフであり、
図１０（ｂ）はシリコン膜の抵抗率に対してノッチの発
生するシリコン膜パターンの間隔（このシリコン膜をパ
ターニングするために用いるフォト・レジスト膜パター
ンの間隔）を示すグラフである。図１１は成膜段階でＮ
型もしくはＮ+ 型のシリコン膜の抵抗率と熱処理後のこ
れらのシリコン膜の抵抗率の関係を示すグラフである。
図１０の結果から、次のことが明らかになる。シリコン
膜の膜厚が０．４μｍ以下あるいはシリコン膜パターン
の間隔が０．６μｍ以上の場合、シリコン膜の抵抗率に
関係なくノッチの発生は起らない。さらにシリコン膜の
抵抗率が１０Ωｃｍ以上であるならば、シリコン膜の膜
厚，シリコン膜パターンの間隔に関係なくノッチの発生
は起らない。これらの結果は、この異方性ドライ・エッ
チングに際した形成される反応生成物のシリコン膜パタ
ーン側面への被覆の度合に関連するものと推測される。
【００４０】製造工程が長くなるのを厭わないならば、
上記条件を満たすＮ型多結晶シリコン膜をパターニング
してシリコン膜パターンを形成した後、熱拡散もしくは
イオン注入によりこのシリコン膜パターンをＮ+ 型化し
ても本発明の目的は達せられる。このような方法を採用
すると、上記第１の関連技術より煩雑になる。第２の関
連技術が上記第１の関連技術より簡潔にするには、シリ
コン膜パターンを形成した後にＮ+ 型化するための不純
物導入工程が不要になることが好ましい。
上記条件を満たすＮ型多結晶シリコン膜をパターニング
してシリコン膜パターンを形成した後、熱拡散もしくは
イオン注入によりこのシリコン膜パターンをＮ+ 型化し
ても本発明の目的は達せられる。このような方法を採用
すると、上記第１の関連技術より煩雑になる。第２の関
連技術が上記第１の関連技術より簡潔にするには、シリ
コン膜パターンを形成した後にＮ+ 型化するための不純
物導入工程が不要になることが好ましい。
【００４１】そこで本発明者は、本発明の第２の関連技
術として、高濃度の不純物を含んだ高抵抗のＮ型非晶質
シリコン膜をパターニングして熱処理する方法を選択し
た。図１１は、成膜段階でＮ型もしくはＮ+ 型のシリコ
ン膜の抵抗率と熱処理後の抵抗率との関係を示すグラフ
である。ここでは、圧力が１×１０ 4 Ｐａ，ホスフィン
（ＰＨ3 ）の流量が０．４５ｓｃｃｍ，モノ・シラン
（ＳｉＨ4 ）の流量が１５０ｓｃｃｍの条件下で、成膜
温度を変化させた。（Ｎ+ 型化のための）熱処理は８５
０℃，１０分間である。この成膜条件では、１０Ωｃｍ
以上の抵抗率のシリコン膜は成膜温度が６００℃以下が
好ましい。この場合、成膜段階ではＮ型非晶質シリコン
膜であり、熱処理後にはＮ+ 型多結晶シリコン膜にな
る。
術として、高濃度の不純物を含んだ高抵抗のＮ型非晶質
シリコン膜をパターニングして熱処理する方法を選択し
た。図１１は、成膜段階でＮ型もしくはＮ+ 型のシリコ
ン膜の抵抗率と熱処理後の抵抗率との関係を示すグラフ
である。ここでは、圧力が１×１０ 4 Ｐａ，ホスフィン
（ＰＨ3 ）の流量が０．４５ｓｃｃｍ，モノ・シラン
（ＳｉＨ4 ）の流量が１５０ｓｃｃｍの条件下で、成膜
温度を変化させた。（Ｎ+ 型化のための）熱処理は８５
０℃，１０分間である。この成膜条件では、１０Ωｃｍ
以上の抵抗率のシリコン膜は成膜温度が６００℃以下が
好ましい。この場合、成膜段階ではＮ型非晶質シリコン
膜であり、熱処理後にはＮ+ 型多結晶シリコン膜にな
る。
【００４２】これらの結果を踏まえてさらにＣＯＢ型の
ＤＲＡＭの製造工程の断面模式図である図１２および図
１３を参照すると、本発明の第２の関連技術によるＤＲ
ＡＭは、以下のとおりに形成される。
ＤＲＡＭの製造工程の断面模式図である図１２および図
１３を参照すると、本発明の第２の関連技術によるＤＲ
ＡＭは、以下のとおりに形成される。
【００４３】まず、上記第１の関連技術と同様の方法に
より、層間絶縁膜２０９および２０６を貫通してＮ+ 型
ソース・ドレイン拡散層２０５Ｂに達するノード・コン
タクト孔２１０ｃまでが形成される。これらノード・コ
ンタクト孔２１０ｃの口径は０．３５μｍ程度である。
続いて、圧力が１×１０ 4 Ｐａ，ホスフィン（ＰＨ3）
の流量が０．４５ｓｃｃｍ，モノ・シラン（ＳｉＨ4 ）
の流量が１５０ｓｃｃｍ，成膜温度が５８０℃の条件下
のＬＰＣＶＤにより、膜厚０．６μｍ程度のＮ型非晶質
シリコン膜２３１ｃが形成される。このＮ型非晶質シリ
コン膜２３１ｃの抵抗率は２０Ωｃｍ程度である〔図１
２（ａ）〕。
より、層間絶縁膜２０９および２０６を貫通してＮ+ 型
ソース・ドレイン拡散層２０５Ｂに達するノード・コン
タクト孔２１０ｃまでが形成される。これらノード・コ
ンタクト孔２１０ｃの口径は０．３５μｍ程度である。
続いて、圧力が１×１０ 4 Ｐａ，ホスフィン（ＰＨ3）
の流量が０．４５ｓｃｃｍ，モノ・シラン（ＳｉＨ4 ）
の流量が１５０ｓｃｃｍ，成膜温度が５８０℃の条件下
のＬＰＣＶＤにより、膜厚０．６μｍ程度のＮ型非晶質
シリコン膜２３１ｃが形成される。このＮ型非晶質シリ
コン膜２３１ｃの抵抗率は２０Ωｃｍ程度である〔図１
２（ａ）〕。
【００４４】次に、Ｎ型非晶質シリコン膜２３１ｃの表
面にフォト・レジスト膜パターン（図示せず）が形成さ
れる。これらのフォト・レジスト膜パターンの間隔は
０．３５μｍ程度である。これらのフォト・レジスト膜
パターンをマスクにした異方性ドライ・エッチンがＮ型
非晶質シリコン膜２３１ｃに対して行なわれ、Ｎ型非晶
質シリコン膜からなるシリコン膜パターン２３１ｃａが
形成される〔図１２（ｂ）〕。このパターニングに際し
てもシリコン膜パターン２３１ｃａにはノッチの発生が
生じない。
面にフォト・レジスト膜パターン（図示せず）が形成さ
れる。これらのフォト・レジスト膜パターンの間隔は
０．３５μｍ程度である。これらのフォト・レジスト膜
パターンをマスクにした異方性ドライ・エッチンがＮ型
非晶質シリコン膜２３１ｃに対して行なわれ、Ｎ型非晶
質シリコン膜からなるシリコン膜パターン２３１ｃａが
形成される〔図１２（ｂ）〕。このパターニングに際し
てもシリコン膜パターン２３１ｃａにはノッチの発生が
生じない。
【００４５】上記フォト・レジスト膜パターンを除去し
た後、上記条件での熱処理が行なわれ、（上記シリコン
膜パターン２３１ｃａはＮ+ 型多結晶シリコン膜からな
るシリコン膜パターンに変換されて）ストレージ・ノー
ド電極２１１ｃが形成される〔図１３（ａ）〕。
た後、上記条件での熱処理が行なわれ、（上記シリコン
膜パターン２３１ｃａはＮ+ 型多結晶シリコン膜からな
るシリコン膜パターンに変換されて）ストレージ・ノー
ド電極２１１ｃが形成される〔図１３（ａ）〕。
【００４６】その後、上記第１の実施の形態と同様の方
法により、容量絶縁膜２１２，セル・プレート電極２１
３が形成され、本第２の関連技術よるＤＲＡＭが完成す
る〔図１３（ｂ）〕。
法により、容量絶縁膜２１２，セル・プレート電極２１
３が形成され、本第２の関連技術よるＤＲＡＭが完成す
る〔図１３（ｂ）〕。
【００４７】上記第２の関連技術も、上記第１の実施の
形態，上記第１の関連技術の有した効果を有している。
形態，上記第１の関連技術の有した効果を有している。
【００４８】
【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法によると、ＣＯＢ型のＤＲＡＭのストレ
ージ・ノード電極を構成するシリコン膜パターンの形成
のための異方性ドライ・エッチングの際に、このエッチ
ングに寄与するイオンの電流経路がある場合でも、この
経路が局所的に集中することを回避する方法を採用する
ことにより、シリコン膜パターンにおけるノッチの発生
が回避できる。そのため、本発明の半導体記憶装置の製
造方法の採用により、機械的強度の安定してストレージ
・ノード電極が得られる。
装置の製造方法によると、ＣＯＢ型のＤＲＡＭのストレ
ージ・ノード電極を構成するシリコン膜パターンの形成
のための異方性ドライ・エッチングの際に、このエッチ
ングに寄与するイオンの電流経路がある場合でも、この
経路が局所的に集中することを回避する方法を採用する
ことにより、シリコン膜パターンにおけるノッチの発生
が回避できる。そのため、本発明の半導体記憶装置の製
造方法の採用により、機械的強度の安定してストレージ
・ノード電極が得られる。
【図１】本発明の構成を説明するための模式図である。
【図２】本発明の構成を説明するための模式図である。
【図３】本発明の構成を説明するための模式図である。
【図４】本発明の第１の実施の形態を製造工程の断面模
式図である。
式図である。
【図５】上記第１の実施の形態の製造工程の断面模式図
である。
である。
【図６】上記第１の実施の形態により形成されたＤＲＡ
Ｍの平面模式図である。
Ｍの平面模式図である。
【図７】上記第１の実施の形態により形成されたＤＲＡ
Ｍの断面模式図である。
Ｍの断面模式図である。
【図８】本発明の第１の関連技術による製造工程の断面
模式図である。
模式図である。
【図９】上記第１の関連技術による製造工程の断面模式
図である。
図である。
【図１０】本発明の第２の関連技術の構成を説明するた
めの図であり、シリコン膜の抵抗率とシリコン膜の膜厚
あるいはシリコン膜パターンの間隔（このシリコン膜を
パターニングするために用いるフォト・レジスト膜パタ
ーンの間隔）と、ノッチの発生との関係を示すグラフで
ある。
めの図であり、シリコン膜の抵抗率とシリコン膜の膜厚
あるいはシリコン膜パターンの間隔（このシリコン膜を
パターニングするために用いるフォト・レジスト膜パタ
ーンの間隔）と、ノッチの発生との関係を示すグラフで
ある。
【図１１】上記第２の関連技術の構成を説明するための
図であり、成膜段階でＮ型もしくはＮ+ 型のシリコン膜
の抵抗率と熱処理後のこれらのシリコン膜の抵抗率との
関係を示すグラフである。
図であり、成膜段階でＮ型もしくはＮ+ 型のシリコン膜
の抵抗率と熱処理後のこれらのシリコン膜の抵抗率との
関係を示すグラフである。
【図１２】上記第２の関連技術の製造工程の断面模式図
である。
である。
【図１３】上記第２の関連技術の製造工程の断面模式図
である。
である。
【図１４】従来のＣＯＢ型のＤＲＡＭの製造工程の断面
模式図である。
模式図である。
【図１５】上記従来のＣＯＢ型のＤＲＡＭの製造工程の
断面模式図である。
断面模式図である。
【図１６】上記従来のＣＯＢ型のＤＲＡＭの平面模式図
である。
である。
【図１７】上記従来のＣＯＢ型のＤＲＡＭの断面模式図
である。
である。
１０１ シリコン基板 １０９ 絶縁膜 １１０ コンタクト孔 １１１ａ〜１１１ｃ，２３１ａａ，２３１ｂａ，２３１
ｃａ シリコン膜パターン １４２ イオン １４３ 反応生成物 １５１，３５１ ノッチ ２０１，３０１ Ｐ型シリコン基板 ２０２，３０２ フィールド酸化膜 ２０３，３０３ ゲート酸化膜 ２０４，３０４ ワード線 ２０５Ａ，２０５Ｂ，３０５Ａ，３０５Ｂ Ｎ+ 型ソ
ース・ドレイン拡散層 ２０６，２０９，３０６，３０９ 層間絶縁膜 ２０７，３０７ ビット・コンタクト孔 ２０８，３０８ ビット線 ２１０ａ〜２１０ｃ，３１０ ノード・コンタクト孔 ２１１ａ〜２１１ｃ，３１１ ストレージ・ノード電
極 ２１２，３１２ 容量絶縁膜 ２１３，３１３ セル・プレート電極２２１ ，２２１ａ 窒化チタン膜 ２２２ 酸化チタン膜 ２３１ａ，３３１ Ｎ+ 型多結晶シリコン膜 ２３１ｂ 多結晶シリコン膜 ２３１ｃ Ｎ型非晶質シリコン膜
ｃａ シリコン膜パターン １４２ イオン １４３ 反応生成物 １５１，３５１ ノッチ ２０１，３０１ Ｐ型シリコン基板 ２０２，３０２ フィールド酸化膜 ２０３，３０３ ゲート酸化膜 ２０４，３０４ ワード線 ２０５Ａ，２０５Ｂ，３０５Ａ，３０５Ｂ Ｎ+ 型ソ
ース・ドレイン拡散層 ２０６，２０９，３０６，３０９ 層間絶縁膜 ２０７，３０７ ビット・コンタクト孔 ２０８，３０８ ビット線 ２１０ａ〜２１０ｃ，３１０ ノード・コンタクト孔 ２１１ａ〜２１１ｃ，３１１ ストレージ・ノード電
極 ２１２，３１２ 容量絶縁膜 ２１３，３１３ セル・プレート電極２２１ ，２２１ａ 窒化チタン膜 ２２２ 酸化チタン膜 ２３１ａ，３３１ Ｎ+ 型多結晶シリコン膜 ２３１ｂ 多結晶シリコン膜 ２３１ｃ Ｎ型非晶質シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート酸化膜を形成し、ゲート電極
を兼ねたワード線を形成し、該ワード線に自己整合的に
該素子形成領域にＮ+ 型ソース・ドレイン拡散層を形成
する工程と、 前記Ｐ型シリコン基板の表面を覆う第１の層間絶縁膜を
形成し、該第１の層間絶縁膜を貫通して前記Ｎ+ 型ソー
ス・ドレイン拡散層の一方に達するビット・コンタクト
孔を形成し、ビット線を形成する工程と、 前記第１の層間絶縁膜の表面を覆う第２の層間絶縁膜を
形成し、該第２の層間絶縁膜の表面を覆う窒化チタン膜
を形成し、該窒化チタン膜と該第２および第１の層間絶
縁膜とを貫通して前記Ｎ+ 型ソース・ドレイン拡散層の
他方に達するノード・コンタクト孔を形成する工程と、 全面にＮ+ 型多結晶シリコン膜を形成し、フォト・レジ
スト膜パターンをマスクにして該Ｎ+ 型多結晶シリコン
膜に対する異方性ドライ・エッチングを行なってシリコ
ン膜パターンを形成する工程と、 露出した前記窒化チタン膜を酸化チタン膜に変換すると
ともに前記シリコン膜パターンと残置した窒化チタン膜
とからなるストレージ・ノード電極を形成する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 前記窒化チタン膜の前記酸化チタン膜へ
の変換は、該窒化チタン膜に対するアルゴン・スパッタ
リングと乾燥酸素雰囲気での低温酸化とによる行なわれ
ることを特徴とする請求項１記載の半導体記憶装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136692A JP2907122B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置の製造方法 |
| GB9711312A GB2313709B (en) | 1996-05-30 | 1997-05-30 | Method for forming a storage node in a semiconductor memory |
| US08/865,976 US6087212A (en) | 1996-05-30 | 1997-05-30 | Method for forming a storage node in a semiconductor memory |
| KR1019970022890A KR100246279B1 (ko) | 1996-05-30 | 1997-05-30 | 반도체 기억장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136692A JP2907122B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321243A JPH09321243A (ja) | 1997-12-12 |
| JP2907122B2 true JP2907122B2 (ja) | 1999-06-21 |
Family
ID=15181247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136692A Expired - Fee Related JP2907122B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6087212A (ja) |
| JP (1) | JP2907122B2 (ja) |
| KR (1) | KR100246279B1 (ja) |
| GB (1) | GB2313709B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325471B1 (ko) * | 1999-04-15 | 2002-03-04 | 박종섭 | 디램의 제조 방법 |
| KR100330714B1 (ko) * | 1999-10-13 | 2002-04-03 | 윤종용 | 반도체 장치의 매몰 콘택 구조 및 그 형성방법 |
| KR100433848B1 (ko) * | 2001-12-21 | 2004-06-04 | 주식회사 하이닉스반도체 | 전하저장전극 형성 방법 |
| US7056790B2 (en) * | 2002-12-16 | 2006-06-06 | Icheon-Shi | DRAM cell having MOS capacitor and method for manufacturing the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642484B2 (ja) * | 1985-09-09 | 1994-06-01 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS634670A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2772375B2 (ja) * | 1987-11-25 | 1998-07-02 | 富士通株式会社 | 半導体記憶装置 |
| JPH01175756A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH04254372A (ja) * | 1991-02-06 | 1992-09-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR940012609A (ko) * | 1992-11-12 | 1994-06-24 | 김주용 | 디램셀의 저장전극 제조방법 |
| JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1996
- 1996-05-30 JP JP8136692A patent/JP2907122B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-30 GB GB9711312A patent/GB2313709B/en not_active Expired - Fee Related
- 1997-05-30 KR KR1019970022890A patent/KR100246279B1/ko not_active IP Right Cessation
- 1997-05-30 US US08/865,976 patent/US6087212A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2313709B (en) | 2001-01-03 |
| KR100246279B1 (ko) | 2000-03-15 |
| GB9711312D0 (en) | 1997-07-30 |
| US6087212A (en) | 2000-07-11 |
| GB2313709A (en) | 1997-12-03 |
| JPH09321243A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100308510B1 (ko) | 반도체 장치 및 트렌치형 소자 분리 구조 | |
| JPH08241925A (ja) | 選択窒化物酸化物エッチングを使用するプラグ・ストラップの製造方法 | |
| JPH05110014A (ja) | 半導体装置の製造方法 | |
| GB2244861A (en) | Integrated circuit capacitor | |
| JP3102405B2 (ja) | 半導体装置の製造方法 | |
| JP2809183B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JP2943914B2 (ja) | 半導体装置およびその製造方法 | |
| JP3638711B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09129757A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP2861582B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH07147329A (ja) | 半導体装置 | |
| JP2907122B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2945964B2 (ja) | 半導体素子の配線構造 | |
| JPH0325972A (ja) | 半導体記憶装置とその製造方法 | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| JP2503661B2 (ja) | 半導体メモリ素子およびその製造方法 | |
| JP3230222B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3224916B2 (ja) | 半導体装置の製造方法 | |
| JP4331276B2 (ja) | 半導体装置の製造方法 | |
| US7704803B2 (en) | Semiconductor device having diffusion layers as bit lines and method for manufacturing the same | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| US5888895A (en) | Method for making titanium poly-silicide CMOS circuit contacts | |
| JP2891192B2 (ja) | 半導体装置の製造方法 | |
| JP2874816B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |
|
| LAPS | Cancellation because of no payment of annual fees |