JP2861582B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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-
- H—ELECTRICITY
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に関し、特に２層ゲート電極トランジスタ
を有する不揮発性半導体記憶装置の製造方法に関する。
置の製造方法に関し、特に２層ゲート電極トランジスタ
を有する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の平面図
を図１８に、製造方法を図１９〜図２４に示す。以下、
この製造方法について図を参照して説明する。図１９
（ａ）〜図２４（ａ）は、図１８のＡ−Ａ′に沿った各
工程毎の断面図、図１９（ｂ）〜図２４（ｂ）は、図１
８のＢ−Ｂ′に沿った各工程毎の断面図を示している。
を図１８に、製造方法を図１９〜図２４に示す。以下、
この製造方法について図を参照して説明する。図１９
（ａ）〜図２４（ａ）は、図１８のＡ−Ａ′に沿った各
工程毎の断面図、図１９（ｂ）〜図２４（ｂ）は、図１
８のＢ−Ｂ′に沿った各工程毎の断面図を示している。
【０００３】図１８において、２００はドレイン領域、
２０１はソース領域、２０２は、チャンネル領域、２０
３は制御ゲート電極、２０４は浮遊ゲート電極、２０５
はドレインコンタクト孔、２０６は金属配線、２０７は
素子分離領域である。
２０１はソース領域、２０２は、チャンネル領域、２０
３は制御ゲート電極、２０４は浮遊ゲート電極、２０５
はドレインコンタクト孔、２０６は金属配線、２０７は
素子分離領域である。
【０００４】まず、例えばシリコン等からなる半導体基
板１の所定領域に、例えば二酸化シリコン等からなる第
１の絶縁膜２と第１のゲート絶縁膜４を既知の方法で形
成する。次に第１の多結晶シリコン膜５を所定領域にパ
ターンニングした後に、例えば二酸化シリコン等の第２
のゲート絶縁膜６を形成する（図１９（ａ），
（ｂ））。
板１の所定領域に、例えば二酸化シリコン等からなる第
１の絶縁膜２と第１のゲート絶縁膜４を既知の方法で形
成する。次に第１の多結晶シリコン膜５を所定領域にパ
ターンニングした後に、例えば二酸化シリコン等の第２
のゲート絶縁膜６を形成する（図１９（ａ），
（ｂ））。
【０００５】続いて第２の多結晶シリコン膜７を形成す
る（図２０（ａ），（ｂ））。次に制御ゲート電極とな
る部分だけを覆うように、例えばレジスト等のパターン
ニングマスク１５を形成し、このマスクにより第２の多
結晶シリコン膜７，第２のゲート絶縁膜６，第１の多結
晶シリコン膜５を順次選択的にエッチングする。これら
のエッチング技術としては、寸法偏差を小さくするため
に、例えばリアクティブ・イオン・エッチング等の異方
性エッチングを使用するのが一般的である（図２１
（ａ），（ｂ））。
る（図２０（ａ），（ｂ））。次に制御ゲート電極とな
る部分だけを覆うように、例えばレジスト等のパターン
ニングマスク１５を形成し、このマスクにより第２の多
結晶シリコン膜７，第２のゲート絶縁膜６，第１の多結
晶シリコン膜５を順次選択的にエッチングする。これら
のエッチング技術としては、寸法偏差を小さくするため
に、例えばリアクティブ・イオン・エッチング等の異方
性エッチングを使用するのが一般的である（図２１
（ａ），（ｂ））。
【０００６】続いて露出している第１のゲート絶縁膜４
を除去し、パターンニングマスク１５を除去した後、例
えば二酸化シリコン等の第７の絶縁膜３４を形成する。
次に例えばヒ素などのＮ型不純物注入を行い、ドレイン
領域２２とソース領域２３を形成する。例えば、ＴＥＯ
Ｓ ＢＰＳＧ等の第１の層間絶縁膜２５を減圧化学的気
相成長法等を用いて形成する（図２２（ａ），
（ｂ））。
を除去し、パターンニングマスク１５を除去した後、例
えば二酸化シリコン等の第７の絶縁膜３４を形成する。
次に例えばヒ素などのＮ型不純物注入を行い、ドレイン
領域２２とソース領域２３を形成する。例えば、ＴＥＯ
Ｓ ＢＰＳＧ等の第１の層間絶縁膜２５を減圧化学的気
相成長法等を用いて形成する（図２２（ａ），
（ｂ））。
【０００７】更に、例えばパターンニングマスク２６を
用いてドレインコンタクト２７とソースコンタクト（図
示せず）を開孔する（図２３（ａ），（ｂ））。
用いてドレインコンタクト２７とソースコンタクト（図
示せず）を開孔する（図２３（ａ），（ｂ））。
【０００８】パターンニングマスク２６を除去後、例え
ばアルミ等の金属配線２８をパターンニングすると、図
２４（ａ），（ｂ）に示すような不揮発性半導体記憶装
置を得る。
ばアルミ等の金属配線２８をパターンニングすると、図
２４（ａ），（ｂ）に示すような不揮発性半導体記憶装
置を得る。
【０００９】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置の製造方法では、半導体基板上を酸化
して素子分離領域を形成するためにバースビークの発生
は避けられない。
性半導体記憶装置の製造方法では、半導体基板上を酸化
して素子分離領域を形成するためにバースビークの発生
は避けられない。
【００１０】このバースビークは、チャンネル幅を減少
させてチャンネル電流の減少を生じさせるばかりでな
く、素子分離領域の縮少化を困難にする。このことは、
メモリセルの高集積化にとって重大な障害となる。
させてチャンネル電流の減少を生じさせるばかりでな
く、素子分離領域の縮少化を困難にする。このことは、
メモリセルの高集積化にとって重大な障害となる。
【００１１】また、従来のドレイン・ソース領域は半導
体基板上に設けられているために、電圧印加時の接合リ
ーク電流が生じてしまうことが避けられなかった。これ
は、高集積化時に、無駄な消費電流が生じてしまうとい
う問題点があった。
体基板上に設けられているために、電圧印加時の接合リ
ーク電流が生じてしまうことが避けられなかった。これ
は、高集積化時に、無駄な消費電流が生じてしまうとい
う問題点があった。
【００１２】本発明の目的は、ＥＰＲＯＭの高集積化
と、高集積化をした場合の半導体基板への接合リーク電
流の増加を防止した不揮発性半導体記憶装置の製造方法
を提供することにある。
と、高集積化をした場合の半導体基板への接合リーク電
流の増加を防止した不揮発性半導体記憶装置の製造方法
を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置の製造方法
は、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、半導体基板上の第１の絶縁膜上に設けられソース・
ドレイン領域及びチャンネル領域が形成される第１の半
導体材料膜の表面に第１のゲート絶縁膜，第２の半導体
材料膜，第２のゲート絶縁膜，第３の半導体材料膜を順
次積層し形成する工程と、所定領域の前記第３の半導体
材料膜，第２のゲート絶縁膜，第２の半導体材料膜，第
１のゲート絶縁膜，第１の半導体材料膜を順次選択的に
パターニングして除去し、前記第１の半導体材料膜，第
１のゲート絶縁膜，第２の半導体材料膜，第２のゲート
絶縁膜，第３の半導体材料膜からなる積層パターンと、
前記第１の絶縁膜が露出した素子分離領域とを形成する
工程と、第２の絶縁膜を全面に形成しエッチバックして
前記積層パターンの側壁に残す工程と、前記側壁に第２
の絶縁膜が残された前記積層パタン上を含む全面に第４
の半導体材料膜，第３の絶縁膜を順次積層し形成する工
程と、 前記第３の絶縁膜上にパターンニングマスクを形
成する工程と、 前記パターンニングマスクをマスクとし
て、前記第３の絶縁膜，第４の半導体材料膜，第３の半
導体材料膜，第２のゲート絶縁膜，第２の半導体材料膜
を順次選択的に除去し、第４の半導体材料膜と第３の半
導体材料膜とが一体となった制御ゲート電極と第２の半
導体材料膜からなる浮遊ゲート電極とを形成する工程と
を含むものである。
め、本発明に係る不揮発性半導体記憶装置の製造方法
は、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、半導体基板上の第１の絶縁膜上に設けられソース・
ドレイン領域及びチャンネル領域が形成される第１の半
導体材料膜の表面に第１のゲート絶縁膜，第２の半導体
材料膜，第２のゲート絶縁膜，第３の半導体材料膜を順
次積層し形成する工程と、所定領域の前記第３の半導体
材料膜，第２のゲート絶縁膜，第２の半導体材料膜，第
１のゲート絶縁膜，第１の半導体材料膜を順次選択的に
パターニングして除去し、前記第１の半導体材料膜，第
１のゲート絶縁膜，第２の半導体材料膜，第２のゲート
絶縁膜，第３の半導体材料膜からなる積層パターンと、
前記第１の絶縁膜が露出した素子分離領域とを形成する
工程と、第２の絶縁膜を全面に形成しエッチバックして
前記積層パターンの側壁に残す工程と、前記側壁に第２
の絶縁膜が残された前記積層パタン上を含む全面に第４
の半導体材料膜，第３の絶縁膜を順次積層し形成する工
程と、 前記第３の絶縁膜上にパターンニングマスクを形
成する工程と、 前記パターンニングマスクをマスクとし
て、前記第３の絶縁膜，第４の半導体材料膜，第３の半
導体材料膜，第２のゲート絶縁膜，第２の半導体材料膜
を順次選択的に除去し、第４の半導体材料膜と第３の半
導体材料膜とが一体となった制御ゲート電極と第２の半
導体材料膜からなる浮遊ゲート電極とを形成する工程と
を含むものである。
【００１４】また不揮発性半導体記憶装置の製造方法
は、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、 半導体基板の表面に第１の絶縁膜，第１の半導体材
料膜，第１のゲート絶縁膜，第２の半導体材料膜，第２
のゲート絶縁膜，第３の半導体材料膜を順次積層した積
層膜を形成する工程と、 所定領域の前記第３の半導体材
料膜，第２のゲート絶縁膜，第２の半導体材料膜，第１
のゲート絶縁膜，第１の半導体材料膜を順次選択的にパ
ターニングして除去し、前記第１の半導体材料膜，第１
のゲート絶縁膜，第２の半導体材料膜，第２のゲート絶
縁膜，第３の半導体材料膜からなる積層パターンと、前
記第１の絶縁膜が露出した素子分離領域とを形成する工
程と、 第２の絶縁膜を全面に形成しエッチバックして前
記積層パターンの側壁に残す工程と、 前記側壁に第２の
絶縁膜が残された前記積層パタン上を含む全面に第４の
半導体材料膜，第３の絶縁膜を順次積層し形成する工程
と、 前記第３の絶縁膜上にパターンニングマスクを形成
する工程と、 前記パターンニングマスクをマスクとして
前記第３の絶縁膜，第４の半導体材料膜，第３の半導体
材料膜，第２のゲート絶縁膜，第２の半導体材料膜を順
次選択的に除去し、第４の半導体材料膜と第３の半導体
材料膜とが一体となった制御ゲート電極と第２の半導体
材料膜からなる浮遊ゲート電極を形成する工程と、 前記
制御ゲート電極と自己整合的に前記第１の半導体材料膜
にソース・ドレイン領域を形成する工程とを含む
は、制御ゲート電極と浮遊ゲート電極を有する２層ゲー
ト電極構造の不揮発性半導体記憶装置の製造方法におい
て、 半導体基板の表面に第１の絶縁膜，第１の半導体材
料膜，第１のゲート絶縁膜，第２の半導体材料膜，第２
のゲート絶縁膜，第３の半導体材料膜を順次積層した積
層膜を形成する工程と、 所定領域の前記第３の半導体材
料膜，第２のゲート絶縁膜，第２の半導体材料膜，第１
のゲート絶縁膜，第１の半導体材料膜を順次選択的にパ
ターニングして除去し、前記第１の半導体材料膜，第１
のゲート絶縁膜，第２の半導体材料膜，第２のゲート絶
縁膜，第３の半導体材料膜からなる積層パターンと、前
記第１の絶縁膜が露出した素子分離領域とを形成する工
程と、 第２の絶縁膜を全面に形成しエッチバックして前
記積層パターンの側壁に残す工程と、 前記側壁に第２の
絶縁膜が残された前記積層パタン上を含む全面に第４の
半導体材料膜，第３の絶縁膜を順次積層し形成する工程
と、 前記第３の絶縁膜上にパターンニングマスクを形成
する工程と、 前記パターンニングマスクをマスクとして
前記第３の絶縁膜，第４の半導体材料膜，第３の半導体
材料膜，第２のゲート絶縁膜，第２の半導体材料膜を順
次選択的に除去し、第４の半導体材料膜と第３の半導体
材料膜とが一体となった制御ゲート電極と第２の半導体
材料膜からなる浮遊ゲート電極を形成する工程と、 前記
制御ゲート電極と自己整合的に前記第１の半導体材料膜
にソース・ドレイン領域を形成する工程とを含む
【００１５】
【００１６】
【００１７】
【作用】図１３（ａ），（ｂ）に示すように、半導体基
板１上に第１の絶縁膜２，第１の非晶質シリコン膜３，
第１のゲート絶縁膜４，第１の多結晶シリコン膜５，第
２のゲート絶縁膜６，第２の多結晶シリコン膜７を順次
積層形成し、素子分離領域９のみを露出させるようにパ
ターンニングマスク８を用いて第２の多結晶シリコン膜
７から第１の非晶質シリコン膜３までのエッチングを行
う。その後、制御ゲート電極などを経て、ドレイン領域
２２，ソース領域２３を第１の非晶質シリコン膜３上に
形成する。
板１上に第１の絶縁膜２，第１の非晶質シリコン膜３，
第１のゲート絶縁膜４，第１の多結晶シリコン膜５，第
２のゲート絶縁膜６，第２の多結晶シリコン膜７を順次
積層形成し、素子分離領域９のみを露出させるようにパ
ターンニングマスク８を用いて第２の多結晶シリコン膜
７から第１の非晶質シリコン膜３までのエッチングを行
う。その後、制御ゲート電極などを経て、ドレイン領域
２２，ソース領域２３を第１の非晶質シリコン膜３上に
形成する。
【００１８】これにより、浮遊ゲート電極と素子分離領
域は自己整合的に形成されることとなる。
域は自己整合的に形成されることとなる。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２０】（実施例１）図１は本発明の実施例を示す
平面図、図２〜図１３は、本発明の実施例１を説明する
ための工程順を示す半導体チップの断面図であり、図２
（ａ）〜図１３（ａ）は図１のＡ−Ａ′に沿った断面図
であり、また図２（ｂ）〜図１３（ｂ）は図１のＢ−
Ｂ′に沿った断面図である。
平面図、図２〜図１３は、本発明の実施例１を説明する
ための工程順を示す半導体チップの断面図であり、図２
（ａ）〜図１３（ａ）は図１のＡ−Ａ′に沿った断面図
であり、また図２（ｂ）〜図１３（ｂ）は図１のＢ−
Ｂ′に沿った断面図である。
【００２１】図１において、１００はドレイン領域，１
０１はソース領域，１０２はチャンネル領域，浮遊ゲー
ト電極，１０３は制御ゲート電極，１０４はソースコン
タクト形成パターン，１０５はソース配線領域，１０６
はドレインコンタクト孔，１０７は金属配線，１０８は
素子分離領域である。
０１はソース領域，１０２はチャンネル領域，浮遊ゲー
ト電極，１０３は制御ゲート電極，１０４はソースコン
タクト形成パターン，１０５はソース配線領域，１０６
はドレインコンタクト孔，１０７は金属配線，１０８は
素子分離領域である。
【００２２】このチップの製造に当たっては、まず例え
ばＰ型シリコンからなる半導体基板１の表面を例えば９
８０℃のスチーム雰囲気で酸化し、厚さ６０００Åの二
酸化シリコン等の第１の絶縁膜２を形成する。次に例え
ば５００℃の減圧化学的気相成長法により厚さ６００Å
の第１の非晶質シリコン膜３を成長させ、例えば６００
℃の窒素雰囲気で１２時間アニールする。次に例えばポ
ロン等のＰ型不純物を３×１０-16ｃｍ-3の濃度になる
ようにドーピングした後に、例えば減圧化学的気相成長
法で厚さ２５０Åの二酸化シリコン等の第１のゲート絶
縁膜４をソース・ドレイン領域及びチャンネル領域が形
成される第１の非晶質シリコン膜３上に形成する。次に
例えば減圧化学的気相成長法で厚さ１５００ÅのＮ型不
純物をドーピングされた第１の多結晶シリコン膜５を第
１のゲート絶縁膜４上に形成し、続いて例えば化学的気
相成長法で厚さ２００Åの二酸化シリコン等の第２のゲ
ート絶縁膜６を第１の多結晶シリコン膜５上に形成し、
さらに例えば減圧化学的気相成長法で厚さ５００ÅのＮ
型不純物をドーピングされた第２の多結晶シリコン膜７
を第２のゲート絶縁膜６上に形成することにより、図２
（ａ），（ｂ）の構造を得る。
ばＰ型シリコンからなる半導体基板１の表面を例えば９
８０℃のスチーム雰囲気で酸化し、厚さ６０００Åの二
酸化シリコン等の第１の絶縁膜２を形成する。次に例え
ば５００℃の減圧化学的気相成長法により厚さ６００Å
の第１の非晶質シリコン膜３を成長させ、例えば６００
℃の窒素雰囲気で１２時間アニールする。次に例えばポ
ロン等のＰ型不純物を３×１０-16ｃｍ-3の濃度になる
ようにドーピングした後に、例えば減圧化学的気相成長
法で厚さ２５０Åの二酸化シリコン等の第１のゲート絶
縁膜４をソース・ドレイン領域及びチャンネル領域が形
成される第１の非晶質シリコン膜３上に形成する。次に
例えば減圧化学的気相成長法で厚さ１５００ÅのＮ型不
純物をドーピングされた第１の多結晶シリコン膜５を第
１のゲート絶縁膜４上に形成し、続いて例えば化学的気
相成長法で厚さ２００Åの二酸化シリコン等の第２のゲ
ート絶縁膜６を第１の多結晶シリコン膜５上に形成し、
さらに例えば減圧化学的気相成長法で厚さ５００ÅのＮ
型不純物をドーピングされた第２の多結晶シリコン膜７
を第２のゲート絶縁膜６上に形成することにより、図２
（ａ），（ｂ）の構造を得る。
【００２３】続いて、例えばレジスト等のパターンニン
グマスク８を素子分離領域９のみを露出するようにパタ
ーンニングし、このマスク８を用いて第２の多結晶シリ
コン膜７，第２のゲート絶縁膜６，第１の多結晶シリコ
ン膜５，第１のゲート絶縁膜４，第１の非晶質シリコン
膜３を順次選択的にエッチングして、第２の多結晶シリ
コン膜７，第２のゲート絶縁膜６，第１の多結晶シリコ
ン膜５，第１のゲート絶縁膜４，第１の非晶質シリコン
膜３からなる積層パターン９ａと、第１の絶縁膜２が露
出した素子分離領域９とを形成する。このエッチング技
術には一般的にリアクティブ・イオン・エッチング法に
よる異方性エッチングを使用する。この結果、図３
（ａ），（ｂ）の構造を得る。
グマスク８を素子分離領域９のみを露出するようにパタ
ーンニングし、このマスク８を用いて第２の多結晶シリ
コン膜７，第２のゲート絶縁膜６，第１の多結晶シリコ
ン膜５，第１のゲート絶縁膜４，第１の非晶質シリコン
膜３を順次選択的にエッチングして、第２の多結晶シリ
コン膜７，第２のゲート絶縁膜６，第１の多結晶シリコ
ン膜５，第１のゲート絶縁膜４，第１の非晶質シリコン
膜３からなる積層パターン９ａと、第１の絶縁膜２が露
出した素子分離領域９とを形成する。このエッチング技
術には一般的にリアクティブ・イオン・エッチング法に
よる異方性エッチングを使用する。この結果、図３
（ａ），（ｂ）の構造を得る。
【００２４】パターンニングマスク８を除去したのちに
例えば減圧化学的気相成長法で厚さ２０００Åの二酸化
シリコン等の第２の絶縁膜１０を基板全面に形成する。
次に例えばリアクティブ・イオン・エッチング法で異方
性エッチングを行い、第２の絶繚膜１０をエツチバック
し、素子分離領域９の側壁に残す。これにより、図４
（ａ），（ｂ）の構造を得る。
例えば減圧化学的気相成長法で厚さ２０００Åの二酸化
シリコン等の第２の絶縁膜１０を基板全面に形成する。
次に例えばリアクティブ・イオン・エッチング法で異方
性エッチングを行い、第２の絶繚膜１０をエツチバック
し、素子分離領域９の側壁に残す。これにより、図４
（ａ），（ｂ）の構造を得る。
【００２５】引き続き例えば減圧化学的気相成兵法で厚
さ５００ÅのＮ型不純物をドーピングされた第３の多結
晶シリコン膜１１を積層パターン９ａを含む基板全面に
形成した後、例えばスパッタ等で厚さ１５００ÅのＷＳ
ｉ等のシリサイド膜１２と例えば厚さ５００Åのシリコ
ン膜１３を第３の多結晶シリコン膜１１上に順次形成す
る。続いて例えば減圧化学的気相成兵法で厚さ２５００
Åの二酸化シリコン等の第３の絶縁膜１４をシリコン膜
１３上に形成する。これにより、図５（ａ），（ｂ）の
構造を得る。
さ５００ÅのＮ型不純物をドーピングされた第３の多結
晶シリコン膜１１を積層パターン９ａを含む基板全面に
形成した後、例えばスパッタ等で厚さ１５００ÅのＷＳ
ｉ等のシリサイド膜１２と例えば厚さ５００Åのシリコ
ン膜１３を第３の多結晶シリコン膜１１上に順次形成す
る。続いて例えば減圧化学的気相成兵法で厚さ２５００
Åの二酸化シリコン等の第３の絶縁膜１４をシリコン膜
１３上に形成する。これにより、図５（ａ），（ｂ）の
構造を得る。
【００２６】続いて例えばレジスト等のパターンニング
マスク１５を制御ゲート電極領域のみを覆うようにパタ
ーンニングして、例えばリアクティブ・イオン・エッチ
ング法で異方性エッチングを行い、第３の絶縁膜１４，
シリコン膜１３，シリサイド膜１２，第３の多結晶シリ
コン膜１１，第２の多結晶シリコン膜７，第２のゲート
絶縁膜６，第１の多結晶シリコン膜５を順次選択的にエ
ッチングする。これにより、図６（ａ），（ｂ）の構造
を得る。
マスク１５を制御ゲート電極領域のみを覆うようにパタ
ーンニングして、例えばリアクティブ・イオン・エッチ
ング法で異方性エッチングを行い、第３の絶縁膜１４，
シリコン膜１３，シリサイド膜１２，第３の多結晶シリ
コン膜１１，第２の多結晶シリコン膜７，第２のゲート
絶縁膜６，第１の多結晶シリコン膜５を順次選択的にエ
ッチングする。これにより、図６（ａ），（ｂ）の構造
を得る。
【００２７】パターンニングマスク１５を除去したの
ち、例えば減圧化学的気相成長法で厚さ２０００Åの二
酸化シリコン等の第４の絶縁膜１６を基板全面に形成す
る。これにより、図７（ａ），（ｂ）の構造を得る。
ち、例えば減圧化学的気相成長法で厚さ２０００Åの二
酸化シリコン等の第４の絶縁膜１６を基板全面に形成す
る。これにより、図７（ａ），（ｂ）の構造を得る。
【００２８】次に例えばレジスト等のパターンニングマ
スク１７をソース領域のみを露出するようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法で
第４の絶縁膜１６をエツチバックしてソースコンタクト
孔１８を開孔する。これにより、図８（ａ），（ｂ）の
構造を得る。
スク１７をソース領域のみを露出するようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法で
第４の絶縁膜１６をエツチバックしてソースコンタクト
孔１８を開孔する。これにより、図８（ａ），（ｂ）の
構造を得る。
【００２９】次にパターンニングマスク１７を除去す
る。続いて例えば減圧化学的気相成長法で厚さ１０００
ÅのＮ型不純物がドーピングされた第４の多結晶シリコ
ン膜１９をソースコンタクト孔１８の領域に形成し、そ
の後、例えばレジスト等のパターンニングマスク２０を
ソースコンタクト孔１８の領域を覆うようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法な
どでエッチングを行う。これにより、図９（ａ），
（ｂ）の構造を得る。
る。続いて例えば減圧化学的気相成長法で厚さ１０００
ÅのＮ型不純物がドーピングされた第４の多結晶シリコ
ン膜１９をソースコンタクト孔１８の領域に形成し、そ
の後、例えばレジスト等のパターンニングマスク２０を
ソースコンタクト孔１８の領域を覆うようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法な
どでエッチングを行う。これにより、図９（ａ），
（ｂ）の構造を得る。
【００３０】次にパターンニングマスク２０を除去す
る。次に例えばリアクティブ・イオン・エッチング法で
ドレイン領域２２に位置する第４の絶縁膜１６をエツチ
バックした後、不純物ドーピングをするためのマスクと
して例えば常圧化学的気相成長法で厚さ２５０Åの二酸
化シリコン等の第５の絶縁膜２１を全面に形成し、例え
ばヒ素などのＮ型不純物を高濃度にドーピングしてドレ
イン領域２２，ソース領域２３を形成する。次に例えば
常圧化学的気相成長法で厚さ１０００Åの二酸化シリコ
ン等の第６の絶縁膜２４を基板全面に形成する。これに
より、図１０（ａ），（ｂ）の構造を得る。
る。次に例えばリアクティブ・イオン・エッチング法で
ドレイン領域２２に位置する第４の絶縁膜１６をエツチ
バックした後、不純物ドーピングをするためのマスクと
して例えば常圧化学的気相成長法で厚さ２５０Åの二酸
化シリコン等の第５の絶縁膜２１を全面に形成し、例え
ばヒ素などのＮ型不純物を高濃度にドーピングしてドレ
イン領域２２，ソース領域２３を形成する。次に例えば
常圧化学的気相成長法で厚さ１０００Åの二酸化シリコ
ン等の第６の絶縁膜２４を基板全面に形成する。これに
より、図１０（ａ），（ｂ）の構造を得る。
【００３１】次に例えば減圧化学的気相成長法で厚さ８
０００ÅのＴＥＯＳ ＢＰＳＧ等の第１の層間絶縁膜２
５を基板全面に成長させ、例えば９００℃の窒素雰囲気
で３０分リフローを行って平坦化する。これにより、図
１１（ａ），（ｂ）の構造を得る。
０００ÅのＴＥＯＳ ＢＰＳＧ等の第１の層間絶縁膜２
５を基板全面に成長させ、例えば９００℃の窒素雰囲気
で３０分リフローを行って平坦化する。これにより、図
１１（ａ），（ｂ）の構造を得る。
【００３２】次に、例えばレジスト等のパターンニング
マスク２６を用いてドレインコンタクト孔２７となる部
分のみが露出するようにパターンニングし、既知の方法
でドレインコンタクト孔２７を開孔する。これにより、
図１２（ａ），（ｂ）の構造を得る。
マスク２６を用いてドレインコンタクト孔２７となる部
分のみが露出するようにパターンニングし、既知の方法
でドレインコンタクト孔２７を開孔する。これにより、
図１２（ａ），（ｂ）の構造を得る。
【００３３】パターンニングマスク２６を除去後、例え
ば厚さ８０００Åのアルミ等の金属配線２８をドレイン
コンタクト孔２７を含む箇所に形成する。これにより、
図１３（ａ），（ｂ）に示すような不揮発性半導体記憶
装置を得る。
ば厚さ８０００Åのアルミ等の金属配線２８をドレイン
コンタクト孔２７を含む箇所に形成する。これにより、
図１３（ａ），（ｂ）に示すような不揮発性半導体記憶
装置を得る。
【００３４】従来の不揮発性半導体記憶装置の製造方法
では、半導体基板上を直接酸化して素子分離領域を形成
している。さらに浮遊ゲート電極はチャンネル領域に対
してマージンを持ってパターンニングされる。またドレ
イン領域とソース領域及びチャンネル領域は直接半導体
基板上に形成される。
では、半導体基板上を直接酸化して素子分離領域を形成
している。さらに浮遊ゲート電極はチャンネル領域に対
してマージンを持ってパターンニングされる。またドレ
イン領域とソース領域及びチャンネル領域は直接半導体
基板上に形成される。
【００３５】これに対し、本実施例では、ドレイン領域
とソース領域及びチャンネル領域は半導体基板上の第１
の絶縁膜上に設けられた第１の非晶質シリコン上に設け
られていることが第１の特徴である。このようにする
と、ドレイン領域・ソース領域に電圧が印加された際
に、接合リーク電流が半導体基板に流れず、無駄な消費
電流をなくすことができる。
とソース領域及びチャンネル領域は半導体基板上の第１
の絶縁膜上に設けられた第１の非晶質シリコン上に設け
られていることが第１の特徴である。このようにする
と、ドレイン領域・ソース領域に電圧が印加された際
に、接合リーク電流が半導体基板に流れず、無駄な消費
電流をなくすことができる。
【００３６】さらに浮遊ゲート電極と素子分離領域が互
いに自己整合的に形成されていることが第２の特徴であ
る。このようにすると、浮遊ゲート電極は、チャンネル
領域に対してマージンを持たせることがなく、且つ素子
分離領域も自己整合的に形成されるから、メモリセルを
縮少化した時でもチャンネル幅を広くとることができ、
且つ素子分離間隔も容易に縮少化することが可能なこと
から高集積化が可能となる。
いに自己整合的に形成されていることが第２の特徴であ
る。このようにすると、浮遊ゲート電極は、チャンネル
領域に対してマージンを持たせることがなく、且つ素子
分離領域も自己整合的に形成されるから、メモリセルを
縮少化した時でもチャンネル幅を広くとることができ、
且つ素子分離間隔も容易に縮少化することが可能なこと
から高集積化が可能となる。
【００３７】また、本実施例では制御ゲート電極に多結
晶シリコン膜とシリサイド膜の２層構造のポリサイド構
造としており、シリサイド膜は電気的抵抗が低いため、
制御ゲート電極の層抵抗を下げることができるという利
点も有している。
晶シリコン膜とシリサイド膜の２層構造のポリサイド構
造としており、シリサイド膜は電気的抵抗が低いため、
制御ゲート電極の層抵抗を下げることができるという利
点も有している。
【００３８】（実施例２）図１４〜図１７は、本発明の
実施例２を各工程順に示す断面図であり、図１４（ａ）
〜図１７（ａ）は、図１のＡ−Ａ′に沿った断面図、図
１４（ｂ）〜図１７（ｂ）は、図１のＢ−Ｂ′に沿った
断面図である。
実施例２を各工程順に示す断面図であり、図１４（ａ）
〜図１７（ａ）は、図１のＡ−Ａ′に沿った断面図、図
１４（ｂ）〜図１７（ｂ）は、図１のＢ−Ｂ′に沿った
断面図である。
【００３９】実施例１の図２（ａ），（ｂ）〜図９
（ａ），（ｂ）を参照して説明したのと同様の工程後
に、パターンニングマスク２０を除去する。次に例えば
リアクティブ・イオン・エッチング法でドレイン領域２
２に位置する第４の絶縁膜１６をエツチバックした後、
例えばスパッタなどでＴｉなどの金属材料膜をドレイン
領域２２の部分に厚さ５００Å形成し、この金属材料膜
に例えば８００℃のアニールを加えて金属材料膜をサリ
サイド層３１に変換させ、化合物反応を生じなかったＴ
ｉをエッチング除去する。その後、実施例１と同様に第
５の絶縁膜２１をドレイン領域２２の部分に形成し、Ｎ
型不純物のドーピングをしてドレイン領域２２とソース
領域２３の形成を行い、第６の絶縁膜２４を基板全面に
形成する。これにより、図１４（ａ），（ｂ）の構造を
得る。
（ａ），（ｂ）を参照して説明したのと同様の工程後
に、パターンニングマスク２０を除去する。次に例えば
リアクティブ・イオン・エッチング法でドレイン領域２
２に位置する第４の絶縁膜１６をエツチバックした後、
例えばスパッタなどでＴｉなどの金属材料膜をドレイン
領域２２の部分に厚さ５００Å形成し、この金属材料膜
に例えば８００℃のアニールを加えて金属材料膜をサリ
サイド層３１に変換させ、化合物反応を生じなかったＴ
ｉをエッチング除去する。その後、実施例１と同様に第
５の絶縁膜２１をドレイン領域２２の部分に形成し、Ｎ
型不純物のドーピングをしてドレイン領域２２とソース
領域２３の形成を行い、第６の絶縁膜２４を基板全面に
形成する。これにより、図１４（ａ），（ｂ）の構造を
得る。
【００４０】次に実施例１と同様に第１の層間絶縁膜２
５を基板全面に形成する。これにより、図１５（ａ），
（ｂ）の構造を得る。
５を基板全面に形成する。これにより、図１５（ａ），
（ｂ）の構造を得る。
【００４１】次に実施例１と同様に例えばレジスト等の
パターンニングマスク２６を用いて、ドレインコンタク
ト孔２７の開孔を行う（図１６（ａ），（ｂ））。
パターンニングマスク２６を用いて、ドレインコンタク
ト孔２７の開孔を行う（図１６（ａ），（ｂ））。
【００４２】パターンニングマスク２６を除去後、例え
ば減圧化学的気相成長法で厚さ１００００ÅのＮ型不純
物ドーピングされた第５の多結晶シリコン膜３２を形成
し、例えばリアクティブ・イオン・エッチング法により
エッチバックを行い、ドレインコンタクト孔２７に第５
の多結晶シリコン膜３２を埋め込む。その後、例えばス
パッタなどでＴｉＷなどの厚さ６００Åのバリアメタル
３３と例えば厚さ８０００Åのアルミなどの金属配線２
８を形成しパターンニングすると、図１７（ａ），
（ｂ）に示す不揮発性半導体記憶装置が得られる。
ば減圧化学的気相成長法で厚さ１００００ÅのＮ型不純
物ドーピングされた第５の多結晶シリコン膜３２を形成
し、例えばリアクティブ・イオン・エッチング法により
エッチバックを行い、ドレインコンタクト孔２７に第５
の多結晶シリコン膜３２を埋め込む。その後、例えばス
パッタなどでＴｉＷなどの厚さ６００Åのバリアメタル
３３と例えば厚さ８０００Åのアルミなどの金属配線２
８を形成しパターンニングすると、図１７（ａ），
（ｂ）に示す不揮発性半導体記憶装置が得られる。
【００４３】この実施例２では、第１にドレイン領域と
ソース領域上をサリサイド構造にしていることが特徴で
ある。これは、非晶質シリコン膜上に設けられた拡散層
（ドレイン領域，ソース領域）の層抵抗は、半導体基板
上に設けられた拡散層のそれよりも高いということが知
られている。このため、このようにすると拡散層の層抵
抗を下げることが可能となる。また第２にドレインコン
タクトを埋め込みコンタクト構造としていることが特徴
である。このようにすると、金属配線のコンタクト部で
の断線を防ぐことが可能となる。
ソース領域上をサリサイド構造にしていることが特徴で
ある。これは、非晶質シリコン膜上に設けられた拡散層
（ドレイン領域，ソース領域）の層抵抗は、半導体基板
上に設けられた拡散層のそれよりも高いということが知
られている。このため、このようにすると拡散層の層抵
抗を下げることが可能となる。また第２にドレインコン
タクトを埋め込みコンタクト構造としていることが特徴
である。このようにすると、金属配線のコンタクト部で
の断線を防ぐことが可能となる。
【００４４】
【発明の効果】以上説明したように本発明は、第１にド
レイン領域とソース領域とチャンネル領域を半導体基板
上の第１の絶縁膜上に設けられた第１の非晶質シリコン
膜上に形成しているため、半導体基板への接合リーク電
流がまったく生じない。
レイン領域とソース領域とチャンネル領域を半導体基板
上の第１の絶縁膜上に設けられた第１の非晶質シリコン
膜上に形成しているため、半導体基板への接合リーク電
流がまったく生じない。
【００４５】第２に浮遊ゲート電極とチャンネル領域を
自己整合的に形成するため、チャンネル幅に対する浮遊
ゲート電極のマージンをとる必要がなく、且つバースビ
ークが存在しないために素子分離領域の幅を縮少するこ
とが可能で、メモリセルサイズ及びチップサイズの縮少
化と、且つメモリセルの高集積化が可能となる。
自己整合的に形成するため、チャンネル幅に対する浮遊
ゲート電極のマージンをとる必要がなく、且つバースビ
ークが存在しないために素子分離領域の幅を縮少するこ
とが可能で、メモリセルサイズ及びチップサイズの縮少
化と、且つメモリセルの高集積化が可能となる。
【図１】本発明の実施例を示す平面図である。
【図２】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図３】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図４】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図５】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図６】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図７】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図８】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図９】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１０】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１１】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１２】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１３】本発明の実施例１を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１４】本発明の実施例２を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１５】本発明の実施例２を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１６】本発明の実施例２を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１７】本発明の実施例２を工程順に示す断面図で、
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
（ａ）は図１のＡ−Ａ′線断面図、（ｂ）は図１のＢ−
Ｂ′線断面図である。
【図１８】従来例を示す平面図である。
【図１９】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
【図２０】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
【図２１】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
【図２２】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
【図２３】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
【図２４】従来例を工程順に示す断面図で、（ａ）は図
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１８のＡ−Ａ′線断面図、（ｂ）は図１８のＢ−Ｂ′線
断面図である。
１ 半導体基板 ２ 第１の絶縁膜 ３ 第１の非晶質シリコン膜 ４ 第１のゲート絶縁膜 ５ 第１の多結晶シリコン膜 ６ 第２のゲート絶縁膜 ７ 第２の多結晶シリコン膜 ８，１５，１７，２０，２６ パターンニングマスク ９ 素子分離領域 １０ 第２の絶縁膜 １１ 第３の多結晶シリコン膜 １２ シリサイド膜 １３ シリコン膜 １４ 第３の絶縁膜 １６ 第４の絶縁膜 １８ ソースコンタクト孔 １９ 第４の多結晶シリコン膜 ２１ 第５の絶縁膜 ２２ ドレイン領域 ２３ ソース領域 ２４ 第６の絶縁膜 ２５ 第１の層間絶縁膜 ２７ ドレインコンタクト孔 ２８ 金属配線 ２９ ゲート窒化膜 ３０ 第３のゲート絶縁膜 ３１ サリサイド層 ３２ 第５の多結晶シリコン膜 ３３ バリアメタル ３４ 第７の絶縁膜 １００，２００ ドレイン領域 １０１，２０１ ソース領域 １０２ チャンネル領域，浮遊ゲート電極 １０３，２０３ 制御ゲート電極 １０４ ソースコンタクト形成パターン １０５ ソース配線領域 １０６，２０５ ドレインコンタクト孔 １０７，２０６ 金属配線 １０８，２０７ 素子分離領域 ２０４ 浮遊ゲート電極
Claims (2)
- 【請求項１】 制御ゲート電極と浮遊ゲート電極を有す
る２層ゲート電極構造の不揮発性半導体記憶装置の製造
方法において、半導体基板上の第１の絶縁膜上に設けられソース・ドレ
イン領域及びチャンネル領域が形成される第１の 半導体
材料膜の表面に第１のゲート絶縁膜，第２の半導体材料
膜，第２のゲート絶縁膜，第３の半導体材料膜を順次積
層し形成する工程と、 所定領域の前記第３の半導体材料膜，第２のゲート絶縁
膜，第２の半導体材料膜，第１のゲート絶縁膜，第１の
半導体材料膜を順次選択的にパターニングして除去し、
前記第１の半導体材料膜，第１のゲート絶縁膜，第２の
半導体材料膜，第２のゲート絶縁膜，第３の半導体材料
膜からなる積層パターンと、前記第１の絶縁膜が露出し
た素子分離領域とを形成する工程と、 第２の絶縁膜を全面に形成しエッチバックして前記積層
パターンの側壁に残す工程と、前記側壁に第２の絶縁膜が残された前記積層パタン上を
含む全面に第４の半導体材料膜，第３の絶縁膜を順次積
層し形成する工程と、 前記第３の絶縁膜上にパターンニングマスクを形成する
工程と、 前記パターンニングマスクをマスクとして、前記第３の
絶縁膜，第４の半導体材料膜，第３の半導体材料膜，第
２のゲート絶縁膜，第２の半導体材料膜を順次選択的に
除去し、第４の半導体材料膜と第３の半導体材料膜とが
一体となった制御ゲート電極と第２の半導体材料膜から
なる浮遊ゲート電極とを形成する工程とを含む ことを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】 制御ゲート電極と浮遊ゲート電極を有す
る２層ゲート電極構造の不揮発性半導体記憶装置の製造
方法において、 半導体基板の表面に第１の絶縁膜，第１の半導体材料
膜，第１のゲート絶縁膜，第２の半導体材料膜，第２の
ゲート絶縁膜，第３の半導体材料膜を順次積層した積層
膜を形成する工程と、 所定領域の前記第３の半導体材料膜，第２のゲート絶縁
膜，第２の半導体材料膜，第１のゲート絶縁膜，第１の
半導体材料膜を順次選択的にパターニングして 除去し、
前記第１の半導体材料膜，第１のゲート絶縁膜，第２の
半導体材料膜，第２のゲート絶縁膜，第３の半導体材料
膜からなる積層パターンと、前記第１の絶縁膜が露出し
た素子分離領域とを形成する工程と、 第２の絶縁膜を全面に形成しエッチバックして前記積層
パターンの側壁に残す工程と、前記側壁に第２の絶縁膜が残された前記積層パタン上を
含む全面に第４の半導体材料膜，第３の絶縁膜を順次積
層し形成する工程と、 前記第３の絶縁膜上にパターンニングマスクを形成する
工程と、 前記パターンニングマスクをマスクとして前記第３の絶
縁膜，第４の半導体材料膜，第３の半導体材料膜，第２
のゲート絶縁膜，第２の半導体材料膜を順次選択的に除
去し、第４の半導体材料膜と第３の半導体材料膜とが一
体となった制御ゲート電極と第２の半導体材料膜からな
る浮遊ゲート電極を形成する工程と、 前記制御ゲート電極と自己整合的に前記第１の半導体材
料膜にソース・ドレイン領域を形成する工程とを含む こ
とを特徴とする不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|
| JP4025679A JP2861582B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
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| JP4025679A JP2861582B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
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-
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-
1993
- 1993-01-19 US US08/005,567 patent/US5432110A/en not_active Expired - Fee Related
Also Published As
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| JPH05190865A (ja) | 1993-07-30 |
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