JP2570996B2 - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】１つの基板上に多数のトランジスタを集
積するとき各トランジスタを分離するためにＬＯＣＯＳ
分離と呼ばれる選択酸化分離がよく用いられる。
積するとき各トランジスタを分離するためにＬＯＣＯＳ
分離と呼ばれる選択酸化分離がよく用いられる。
【０００３】ここで、従来の製造工程の断面図である図
８〜図１９を参照して、スタックゲート構造を有するＥ
ＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）と周辺回路に
用いられるＭＯＳトランジスタとを同一基板上にセルフ
アラインコンタクトを適用して形成するときの従来の製
造工程を説明する。
８〜図１９を参照して、スタックゲート構造を有するＥ
ＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）と周辺回路に
用いられるＭＯＳトランジスタとを同一基板上にセルフ
アラインコンタクトを適用して形成するときの従来の製
造工程を説明する。
【０００４】図８は、Ｐ型シリコン基板１上にフィール
ド酸化膜２および第１のゲート酸化膜３を形成した断面
図である。
ド酸化膜２および第１のゲート酸化膜３を形成した断面
図である。
【０００５】まず、Ｐ型シリコン基板１上に選択酸化法
によってフィールド酸化膜２を厚さ６０００Å程度形成
し、フィールド酸化膜２に隣接する第１の領域１０と第
２の領域１１にはメモリセルのスタックゲート型トラン
ジスタのゲート酸化膜となる第１のゲート酸化膜３を厚
さ１００Å程度形成する。
によってフィールド酸化膜２を厚さ６０００Å程度形成
し、フィールド酸化膜２に隣接する第１の領域１０と第
２の領域１１にはメモリセルのスタックゲート型トラン
ジスタのゲート酸化膜となる第１のゲート酸化膜３を厚
さ１００Å程度形成する。
【０００６】図９は、第１の領域１０からフィールド酸
化膜２にかけての上に第１のポリシリコン５およびシリ
コン窒化膜６を形成し、第２の領域１１の第１のゲート
酸化膜３を除去して第２のゲート酸化膜４を形成した断
面図である。
化膜２にかけての上に第１のポリシリコン５およびシリ
コン窒化膜６を形成し、第２の領域１１の第１のゲート
酸化膜３を除去して第２のゲート酸化膜４を形成した断
面図である。
【０００７】続いて、フローティングゲートとなる第１
のポリシリコン５を厚さ１５００Å程度形成後、リソグ
ラフィ技術を用いて第１のポリシリコン５が第１の領域
１０の第１のゲート酸化膜３とフィールド酸化膜２の一
部に残るようにたとえばＲＩＥ（反応性イオンエッチン
グ）のような異方性エッチングによってエッチングす
る。
のポリシリコン５を厚さ１５００Å程度形成後、リソグ
ラフィ技術を用いて第１のポリシリコン５が第１の領域
１０の第１のゲート酸化膜３とフィールド酸化膜２の一
部に残るようにたとえばＲＩＥ（反応性イオンエッチン
グ）のような異方性エッチングによってエッチングす
る。
【０００８】次に、たとえばＣＶＤ（気相成長）法によ
ってメモリセルでフローティングゲートとコントロール
ゲートとの間の絶縁膜となるシリコン窒化膜６を厚さ２
００Å程度全面に成長させる。そして、リソグラフィ技
術を経て図９に示すようにシリコン窒化膜６が第１のポ
リシリコン５を覆うようにエッチングを施す。
ってメモリセルでフローティングゲートとコントロール
ゲートとの間の絶縁膜となるシリコン窒化膜６を厚さ２
００Å程度全面に成長させる。そして、リソグラフィ技
術を経て図９に示すようにシリコン窒化膜６が第１のポ
リシリコン５を覆うようにエッチングを施す。
【０００９】次に、ＨＦ（フッ化水素）等でエッチング
を行うことによって第２の領域１１の第１のゲート酸化
膜３を除去し、周辺回路のＭＯＳトランジスタのゲート
酸化膜となる第２のゲート酸化膜４を厚さ１００Å程度
形成する。
を行うことによって第２の領域１１の第１のゲート酸化
膜３を除去し、周辺回路のＭＯＳトランジスタのゲート
酸化膜となる第２のゲート酸化膜４を厚さ１００Å程度
形成する。
【００１０】図１０は、全面に第２のポリシリコン８を
形成した断面図である。
形成した断面図である。
【００１１】次に、全面にわたって、メモリセルではコ
ントロールゲートとなり、周辺回路のＭＯＳトランジス
タではゲートとなる第２のポリシリコン８を厚さ１５０
０Å程度形成する。
ントロールゲートとなり、周辺回路のＭＯＳトランジス
タではゲートとなる第２のポリシリコン８を厚さ１５０
０Å程度形成する。
【００１２】図１１は、全面にシリコン酸化膜９を形成
した断面図である。
した断面図である。
【００１３】続いて、全面にわたってセルフアラインコ
ンタクトで使用されるシリコン酸化膜９を３０００Å形
成する。
ンタクトで使用されるシリコン酸化膜９を３０００Å形
成する。
【００１４】図１２は、第１の領域１０からフィールド
酸化膜２上にかけてと第２の領域１１の一部をレジスト
１３ｃで覆ってエッチングを施した断面図である。
酸化膜２上にかけてと第２の領域１１の一部をレジスト
１３ｃで覆ってエッチングを施した断面図である。
【００１５】次に、リソグラフィ技術を用いてメモリセ
ルの形成される第１の領域１０からフィールド酸化膜２
上にかけてレジスト１３ｃで覆い、第２の領域１１にあ
る周辺回路のＭＯＳトランジスタのゲート電極をパター
ニングし異方性エッチングを施すことにより、シリコン
酸化膜９と第２のポリシリコン８を順次エッチングす
る。
ルの形成される第１の領域１０からフィールド酸化膜２
上にかけてレジスト１３ｃで覆い、第２の領域１１にあ
る周辺回路のＭＯＳトランジスタのゲート電極をパター
ニングし異方性エッチングを施すことにより、シリコン
酸化膜９と第２のポリシリコン８を順次エッチングす
る。
【００１６】図１３は、レジスト１３ｃを除去し、第２
の領域１１からフィールド酸化膜２上にかけてと第１の
領域１０の一部をレジスト１３ｄで覆った断面図であ
る。
の領域１１からフィールド酸化膜２上にかけてと第１の
領域１０の一部をレジスト１３ｄで覆った断面図であ
る。
【００１７】次に、リソグラフィ技術を用いて周辺回路
のＭＯＳトランジスタの形成された第２の領域１１をレ
ジスト１３ｄで覆い、第１の領域１０のメモリセルのゲ
ート電極をパターニングする。
のＭＯＳトランジスタの形成された第２の領域１１をレ
ジスト１３ｄで覆い、第１の領域１０のメモリセルのゲ
ート電極をパターニングする。
【００１８】図１４は、異方性エッチングでシリコン酸
化膜９をエッチングした断面図である。
化膜９をエッチングした断面図である。
【００１９】続いて、図１４に示したように、異方性エ
ッチングによってシリコン酸化膜９をエッチングする。
このとき、フィールド酸化膜２もエッチングされ、深さ
３０００Å程度の溝１６が生じてしまう。
ッチングによってシリコン酸化膜９をエッチングする。
このとき、フィールド酸化膜２もエッチングされ、深さ
３０００Å程度の溝１６が生じてしまう。
【００２０】図１５は、第２のポリシリコン８、シリコ
ン窒化膜６、第１のポリシリコン５をエッチングした断
面図である。
ン窒化膜６、第１のポリシリコン５をエッチングした断
面図である。
【００２１】次に、第２のポリシリコン８、シリコン窒
化膜６、第１のポリシリコン５を順次エッチングするこ
とによってメモリセルのゲート電極のエッチングを施
す。
化膜６、第１のポリシリコン５を順次エッチングするこ
とによってメモリセルのゲート電極のエッチングを施
す。
【００２２】図１６は、Ｎ型不純物拡散層１４とゲート
電極の側壁の第４のシリコン酸化膜７を形成した断面図
である。
電極の側壁の第４のシリコン酸化膜７を形成した断面図
である。
【００２３】図１５に示した断面図の工程の後には、Ｎ
型の不純物をイオン注入してＰ型シリコン基板１の表面
部に、ソースおよびドレインとなるＮ型不純物拡散層１
４を形成する。次に、全面にわたって第４のシリコン酸
化膜７を形成し、その後、第４のシリコン酸化膜７をＲ
ＩＥのような異方性エッチングによって第４のシリコン
酸化膜７の膜厚分のエッチングを施す。その結果、ゲー
ト電極の側壁にのみ第４のシリコン酸化膜７を残す。
型の不純物をイオン注入してＰ型シリコン基板１の表面
部に、ソースおよびドレインとなるＮ型不純物拡散層１
４を形成する。次に、全面にわたって第４のシリコン酸
化膜７を形成し、その後、第４のシリコン酸化膜７をＲ
ＩＥのような異方性エッチングによって第４のシリコン
酸化膜７の膜厚分のエッチングを施す。その結果、ゲー
ト電極の側壁にのみ第４のシリコン酸化膜７を残す。
【００２４】図１７は、全面に層間絶縁膜１５を形成
し、コンタクトホールを形成すべき場所以外にレジスト
１３ｅを形成した断面図である。
し、コンタクトホールを形成すべき場所以外にレジスト
１３ｅを形成した断面図である。
【００２５】次に、全面にわたって層間絶縁膜１５を形
成し、コンタクトホールを形成すべき場所以外にレジス
ト１３ｅを形成する。
成し、コンタクトホールを形成すべき場所以外にレジス
ト１３ｅを形成する。
【００２６】図１８は、層間絶縁膜１５をエッチングし
た後にレジスト１３ｅを除去した断面図である。
た後にレジスト１３ｅを除去した断面図である。
【００２７】リソグラフィ工程を経て、層間絶縁膜１５
の所定の領域をエッチングによって除去しドレイン上に
コンタクトホール１７を形成する。
の所定の領域をエッチングによって除去しドレイン上に
コンタクトホール１７を形成する。
【００２８】図１９は、全面に配線層１２を形成し、コ
ンタクトホール１７上の領域以外の配線層１２をエッチ
ングによって除去した断面図である。
ンタクトホール１７上の領域以外の配線層１２をエッチ
ングによって除去した断面図である。
【００２９】次に、全面にわたってコンタクトホール１
７に接続すべきアルミニウムなどの配線層１２を形成
し、リソグラフィ工程を経て異方性エッチングを施して
所定の領域のみに電極配線として残す。ここで、層間絶
縁膜１５上には溝１８が生じてしまう。
７に接続すべきアルミニウムなどの配線層１２を形成
し、リソグラフィ工程を経て異方性エッチングを施して
所定の領域のみに電極配線として残す。ここで、層間絶
縁膜１５上には溝１８が生じてしまう。
【００３０】以上説明した工程によって、セルフアライ
ンコンタクトを用いたスタックゲート構造を有するＥＰ
ＲＯＭとその周辺回路に用いられるＭＯＳトランジスタ
を同一基板上に形成する。
ンコンタクトを用いたスタックゲート構造を有するＥＰ
ＲＯＭとその周辺回路に用いられるＭＯＳトランジスタ
を同一基板上に形成する。
【００３１】
【発明が解決しようとする課題】しかし、上述した従来
のセルフアラインコンタクトを用いる製造方法では、図
１４に示したようにコントロールゲート上のシリコン酸
化膜９を３０００Åエッチングすると、メモリセルと周
辺回路のＭＯＳトランジスタとの切替え領域のフィール
ド酸化膜２もエッチングされてしまい深さ３０００Å程
度の溝１６が形成されてしまう。この溝１６のため図１
９に示した溝１８が生じ、後工程で形成される配線用の
ポリシリコンやアルミニウムがこの溝１８に残ってしま
うことがある。こうなると、後工程で溝１８を横切って
形成される何本かの配線どうしがみぞ１８に残ったポリ
シリコンやアルミニウムによりショートしてしまい、製
品として使い物にならなくなってしまうという問題点が
あった。
のセルフアラインコンタクトを用いる製造方法では、図
１４に示したようにコントロールゲート上のシリコン酸
化膜９を３０００Åエッチングすると、メモリセルと周
辺回路のＭＯＳトランジスタとの切替え領域のフィール
ド酸化膜２もエッチングされてしまい深さ３０００Å程
度の溝１６が形成されてしまう。この溝１６のため図１
９に示した溝１８が生じ、後工程で形成される配線用の
ポリシリコンやアルミニウムがこの溝１８に残ってしま
うことがある。こうなると、後工程で溝１８を横切って
形成される何本かの配線どうしがみぞ１８に残ったポリ
シリコンやアルミニウムによりショートしてしまい、製
品として使い物にならなくなってしまうという問題点が
あった。
【００３２】ところで、特開平３−２６６４３５号公報
には、メモリセル部と周辺回路部とを分離するフィール
ド酸化膜上にシリコン窒化膜を形成することによって、
フィールド酸化膜上の溝の発生を防ぐ方法の発明が開示
されているが、この方法によると、工程数が増えるし、
必要のないところにシリコン窒化膜が形成されてしまう
という問題点があった。
には、メモリセル部と周辺回路部とを分離するフィール
ド酸化膜上にシリコン窒化膜を形成することによって、
フィールド酸化膜上の溝の発生を防ぐ方法の発明が開示
されているが、この方法によると、工程数が増えるし、
必要のないところにシリコン窒化膜が形成されてしまう
という問題点があった。
【００３３】本発明は上記の点にかんがみてなされたも
ので、製造工程を増やしたり不要なシリコン窒化膜を残
すことなく、メモリセル部と周辺回路部とを分離するフ
ィールド酸化膜上の溝の発生を防ぎ、歩留りを向上した
半導体不揮発性記憶装置およびその製造方法を提供する
ことを目的とする。
ので、製造工程を増やしたり不要なシリコン窒化膜を残
すことなく、メモリセル部と周辺回路部とを分離するフ
ィールド酸化膜上の溝の発生を防ぎ、歩留りを向上した
半導体不揮発性記憶装置およびその製造方法を提供する
ことを目的とする。
【００３４】
【課題を解決するための手段】本発明は上記の目的を達
成するために、スタックゲート型ＭＯＳトランジスタか
ら成るメモリセル部とＭＯＳトランジスタから成る周辺
回路部との境界にフィールド酸化膜を設けて前記メモリ
せる部と前記周辺回路部とを分離した半導体不揮発性記
憶装置において、前記フィールド酸化膜上にポリシリコ
ンを設けた。
成するために、スタックゲート型ＭＯＳトランジスタか
ら成るメモリセル部とＭＯＳトランジスタから成る周辺
回路部との境界にフィールド酸化膜を設けて前記メモリ
せる部と前記周辺回路部とを分離した半導体不揮発性記
憶装置において、前記フィールド酸化膜上にポリシリコ
ンを設けた。
【００３５】また、その製造方法は、一導電型半導体基
板の第１の領域にフィールド酸化膜を形成する工程と、
前記第１の領域に隣接する第２の領域に第１のシリコン
酸化膜を形成し、前記第２の領域の前記第１のシリコン
酸化膜上と前記第１の領域のフィールド酸化膜上の一部
に第１の導電性膜を形成する工程と、前記第１の導電性
膜上に絶縁膜を形成し、前記第１の領域に隣接する第３
の領域に第２のシリコン酸化膜を形成する工程と、前記
第１の領域と前記第２の領域と前記第３の領域の全面に
わたり第２の導電性膜を形成する工程と、前記第１の領
域を境界として前記第３の領域にＭＯＳトランジスタを
形成し、前記第２の領域にスタックゲート型ＭＯＳトラ
ンジスタを形成し、前記第１の領域に第２の導電性膜に
より構成された配線を形成する工程とを有して成る。
板の第１の領域にフィールド酸化膜を形成する工程と、
前記第１の領域に隣接する第２の領域に第１のシリコン
酸化膜を形成し、前記第２の領域の前記第１のシリコン
酸化膜上と前記第１の領域のフィールド酸化膜上の一部
に第１の導電性膜を形成する工程と、前記第１の導電性
膜上に絶縁膜を形成し、前記第１の領域に隣接する第３
の領域に第２のシリコン酸化膜を形成する工程と、前記
第１の領域と前記第２の領域と前記第３の領域の全面に
わたり第２の導電性膜を形成する工程と、前記第１の領
域を境界として前記第３の領域にＭＯＳトランジスタを
形成し、前記第２の領域にスタックゲート型ＭＯＳトラ
ンジスタを形成し、前記第１の領域に第２の導電性膜に
より構成された配線を形成する工程とを有して成る。
【００３６】
【作用】本発明は以上の構成によって、フィールド酸化
膜上にポリシリコンが残存するように製造することによ
りフィールド酸化膜状に溝が生じるのを防ぐことができ
る。
膜上にポリシリコンが残存するように製造することによ
りフィールド酸化膜状に溝が生じるのを防ぐことができ
る。
【００３７】また、フィールド酸化膜上に設けたポリシ
リコンをグランド電位に固定すれば、メモリセル部と周
辺回路部とを分離する分離特性が向上する。
リコンをグランド電位に固定すれば、メモリセル部と周
辺回路部とを分離する分離特性が向上する。
【００３８】
【実施例】以下本発明を図面に基づいて説明する。
【００３９】図１は、本発明による半導体不揮発性記憶
装置の平面図である。
装置の平面図である。
【００４０】本発明による半導体不揮発性記憶装置は、
Ｐ型シリコン基板１上の第１の領域１０にメモリセルの
スタックゲート型ＭＯＳトランジスタが形成され、その
周辺の第２の領域１１にＭＯＳトランジスタで構成され
た周辺回路が形成され、両領域１０と１１との境界には
フィールド酸化膜が設けられ、このフィールド酸化膜の
上にはポリシリコン８が形成されている。
Ｐ型シリコン基板１上の第１の領域１０にメモリセルの
スタックゲート型ＭＯＳトランジスタが形成され、その
周辺の第２の領域１１にＭＯＳトランジスタで構成され
た周辺回路が形成され、両領域１０と１１との境界には
フィールド酸化膜が設けられ、このフィールド酸化膜の
上にはポリシリコン８が形成されている。
【００４１】次に、図２〜図７を参照して、本発明によ
る半導体不揮発性記憶装置の製造工程を説明する。図２
〜図７は、図１におけるＡ−Ａ断面図であり、スタック
ゲート構造を有するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ＲＯＭ）と周辺回路に用いられるＭＯＳトランジスタと
を同一基板上にセルフアラインコンタクトを適用して形
成するときの本発明による製造工程を示す。
る半導体不揮発性記憶装置の製造工程を説明する。図２
〜図７は、図１におけるＡ−Ａ断面図であり、スタック
ゲート構造を有するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐ
ＲＯＭ）と周辺回路に用いられるＭＯＳトランジスタと
を同一基板上にセルフアラインコンタクトを適用して形
成するときの本発明による製造工程を示す。
【００４２】図２は、Ｐ型シリコン基板１上にフィール
ド酸化膜２および第１のゲート酸化膜３を形成した断面
図である。
ド酸化膜２および第１のゲート酸化膜３を形成した断面
図である。
【００４３】まず、Ｐ型シリコン基板１上に選択酸化法
によってフィールド酸化膜２を厚さ６０００Å程度形成
し、フィールド酸化膜２に隣接する第１の領域１０と第
２の領域１１にはメモリセルのゲート酸化膜となる第１
のゲート酸化膜３を厚さ１００Å程度形成する。
によってフィールド酸化膜２を厚さ６０００Å程度形成
し、フィールド酸化膜２に隣接する第１の領域１０と第
２の領域１１にはメモリセルのゲート酸化膜となる第１
のゲート酸化膜３を厚さ１００Å程度形成する。
【００４４】図３は、第１の領域１０からフィールド酸
化膜２にかけての上に第１のポリシリコン５およびシリ
コン窒化膜６を形成し、第２の領域１１の第１のゲート
酸化膜３を除去して第２のゲート酸化膜４を形成した断
面図である。
化膜２にかけての上に第１のポリシリコン５およびシリ
コン窒化膜６を形成し、第２の領域１１の第１のゲート
酸化膜３を除去して第２のゲート酸化膜４を形成した断
面図である。
【００４５】続いて、フローティングゲートとなる第１
のポリシリコン５を厚さ１５００Å程度形成後、リソグ
ラフィ技術を用いて第１のポリシリコン５が第１の領域
１０の第１のゲート酸化膜３とフィールド酸化膜２の一
部に残るようにたとえばＲＩＥ（反応性イオンエッチン
グ）のような異方性エッチングによってエッチングす
る。
のポリシリコン５を厚さ１５００Å程度形成後、リソグ
ラフィ技術を用いて第１のポリシリコン５が第１の領域
１０の第１のゲート酸化膜３とフィールド酸化膜２の一
部に残るようにたとえばＲＩＥ（反応性イオンエッチン
グ）のような異方性エッチングによってエッチングす
る。
【００４６】次に、たとえばＣＶＤ（気相成長）法によ
ってメモリセルでフローティングゲートとコントロール
ゲートとの間の絶縁膜となるシリコン窒化膜６を厚さ２
００Å程度全面に成長させる。そして、リソグラフィ技
術を経て図３に示すようにシリコン窒化膜６が第１のポ
リシリコン５を覆うようにエッチングを施す。
ってメモリセルでフローティングゲートとコントロール
ゲートとの間の絶縁膜となるシリコン窒化膜６を厚さ２
００Å程度全面に成長させる。そして、リソグラフィ技
術を経て図３に示すようにシリコン窒化膜６が第１のポ
リシリコン５を覆うようにエッチングを施す。
【００４７】次に、ＨＦ（フッ化水素）等でエッチング
を行うことによって第２の領域１１の第１のゲート酸化
膜３を除去し、周辺回路のＭＯＳトランジスタのゲート
酸化膜となる第２のゲート酸化膜４を厚さ１００Å程度
形成する。
を行うことによって第２の領域１１の第１のゲート酸化
膜３を除去し、周辺回路のＭＯＳトランジスタのゲート
酸化膜となる第２のゲート酸化膜４を厚さ１００Å程度
形成する。
【００４８】図４は、全面に第２のポリシリコン８を形
成し、さらにシリコン酸化膜９を形成した断面図であ
る。
成し、さらにシリコン酸化膜９を形成した断面図であ
る。
【００４９】次に、全面にわたって、メモリセルではコ
ントロールゲートとなり、周辺回路のＭＯＳトランジス
タではゲートとなる第２のポリシリコン８を厚さ１５０
０Å程度形成する。
ントロールゲートとなり、周辺回路のＭＯＳトランジス
タではゲートとなる第２のポリシリコン８を厚さ１５０
０Å程度形成する。
【００５０】続いて、全面にわたってセルフアラインコ
ンタクトで使用されるシリコン酸化膜９を３０００Å形
成する。
ンタクトで使用されるシリコン酸化膜９を３０００Å形
成する。
【００５１】図５は、第１の領域１０およびフィールド
酸化膜２と、第２の領域１１の一部をレジスト１３ａで
覆ってエッチングを施した断面図である。
酸化膜２と、第２の領域１１の一部をレジスト１３ａで
覆ってエッチングを施した断面図である。
【００５２】次に、リソグラフィ技術を用いてメモリセ
ルの形成される第１の領域１０とフィールド酸化膜２と
をレジスト１３ａで覆い、第２の領域１１の周辺回路の
ＭＯＳトランジスタのゲート電極をパターニングし異方
性エッチングを施すことにより、シリコン酸化膜９と第
２のポリシリコン８を順次エッチングする。
ルの形成される第１の領域１０とフィールド酸化膜２と
をレジスト１３ａで覆い、第２の領域１１の周辺回路の
ＭＯＳトランジスタのゲート電極をパターニングし異方
性エッチングを施すことにより、シリコン酸化膜９と第
２のポリシリコン８を順次エッチングする。
【００５３】図６は、レジスト１３ａを除去し、第２の
領域１１およびフィールド酸化膜２と、第１の領域１０
の一部をレジスト１３ｂで覆ってエッチングを施した断
面図である。
領域１１およびフィールド酸化膜２と、第１の領域１０
の一部をレジスト１３ｂで覆ってエッチングを施した断
面図である。
【００５４】続いて、リソグラフィ技術を用いて周辺回
路のＭＯＳトランジスタの形成された第２の領域１１を
レジスト１３ｂで覆い、第１の領域１０のメモリセルの
ゲート電極をパターニングし異方性エッチングを施すこ
とにより、シリコン酸化膜９、第２のポリシリコン８、
シリコン窒化膜６、第１のポリシリコン５を順次エッチ
ングする。このとき、フィールド酸化膜２は２回エッチ
ングされる領域がないようにする。
路のＭＯＳトランジスタの形成された第２の領域１１を
レジスト１３ｂで覆い、第１の領域１０のメモリセルの
ゲート電極をパターニングし異方性エッチングを施すこ
とにより、シリコン酸化膜９、第２のポリシリコン８、
シリコン窒化膜６、第１のポリシリコン５を順次エッチ
ングする。このとき、フィールド酸化膜２は２回エッチ
ングされる領域がないようにする。
【００５５】図７は、レジスト１３ｂを除去した断面図
である。
である。
【００５６】上述したような方法により、セルフアライ
ンコンタクトを適用するメモリセルのゲート電極と周辺
回路のＭＯＳトランジスタのゲート電極とを同一基板上
に形成することができる。
ンコンタクトを適用するメモリセルのゲート電極と周辺
回路のＭＯＳトランジスタのゲート電極とを同一基板上
に形成することができる。
【００５７】また、本発明の方法によれば、メモリセル
のゲートのパターニングと周辺回路のＭＯＳトランジス
タのゲートのパターニングの２回のエッチングによって
２回エッチングされるフィールド酸化膜２上の領域をな
くすことにより、図７に示すように、フィールド酸化膜
２上に第２のポリシリコン８を残存させることができ
る。後工程において、この第２のポリシリコン８にコン
タクトを接続してグランド電位に固定すれば、メモリセ
ル領域と周辺回路領域とを分離しているフィールド酸化
膜２の寄生トランジスタのしきい値が高くなり分離特性
を向上させることができる。
のゲートのパターニングと周辺回路のＭＯＳトランジス
タのゲートのパターニングの２回のエッチングによって
２回エッチングされるフィールド酸化膜２上の領域をな
くすことにより、図７に示すように、フィールド酸化膜
２上に第２のポリシリコン８を残存させることができ
る。後工程において、この第２のポリシリコン８にコン
タクトを接続してグランド電位に固定すれば、メモリセ
ル領域と周辺回路領域とを分離しているフィールド酸化
膜２の寄生トランジスタのしきい値が高くなり分離特性
を向上させることができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
製造工程を増やしたり不要なシリコン窒化膜を残すこと
なく、メモリセル部と周辺回路部とを分離するフィール
ド酸化膜上の溝の発生を防ぐことができ、これにより溝
による段差がなくなり後工程で溝を横切って形成される
配線用のポリシリコンやアルミニウムの短絡がなくな
り、半導体不揮発性記憶装置の歩留りを向上することが
できる。
製造工程を増やしたり不要なシリコン窒化膜を残すこと
なく、メモリセル部と周辺回路部とを分離するフィール
ド酸化膜上の溝の発生を防ぐことができ、これにより溝
による段差がなくなり後工程で溝を横切って形成される
配線用のポリシリコンやアルミニウムの短絡がなくな
り、半導体不揮発性記憶装置の歩留りを向上することが
できる。
【００５９】また、本発明によれば、図７に示すよう
に、フィールド酸化膜２上に第２のポリシリコン８を残
存させることができ、この第２のポリシリコン８にコン
タクトを接続してグランド電位に固定すれば、メモリセ
ル領域と周辺回路領域とを分離しているフィールド酸化
膜２の寄生トランジスタのしきい値が高くなり分離特性
を向上させることができる。
に、フィールド酸化膜２上に第２のポリシリコン８を残
存させることができ、この第２のポリシリコン８にコン
タクトを接続してグランド電位に固定すれば、メモリセ
ル領域と周辺回路領域とを分離しているフィールド酸化
膜２の寄生トランジスタのしきい値が高くなり分離特性
を向上させることができる。
【図１】本発明による半導体不揮発性記憶装置の平面図
である。
である。
【図２】本発明による半導体不揮発性記憶装置の製造工
程を示し、Ｐ型シリコン基板上にフィールド酸化膜およ
び第１のゲート酸化膜を形成した断面図である。
程を示し、Ｐ型シリコン基板上にフィールド酸化膜およ
び第１のゲート酸化膜を形成した断面図である。
【図３】本発明による半導体不揮発性記憶装置の製造工
程の図１の工程に続く工程を示し、第１の領域からフィ
ールド酸化膜にかけての上に第１のポリシリコンおよび
シリコン窒化膜を形成し、第２の領域の第１のゲート酸
化膜を除去して第２のゲート酸化膜を形成した断面図で
ある。
程の図１の工程に続く工程を示し、第１の領域からフィ
ールド酸化膜にかけての上に第１のポリシリコンおよび
シリコン窒化膜を形成し、第２の領域の第１のゲート酸
化膜を除去して第２のゲート酸化膜を形成した断面図で
ある。
【図４】本発明による半導体不揮発性記憶装置の製造工
程の図３の工程に続く工程を示し、全面に第２のポリシ
リコンを形成し、さらにシリコン酸化膜を形成した断面
図である。
程の図３の工程に続く工程を示し、全面に第２のポリシ
リコンを形成し、さらにシリコン酸化膜を形成した断面
図である。
【図５】本発明による半導体不揮発性記憶装置の製造工
程の図４の工程に続く工程を示し、第１の領域およびフ
ィールド酸化膜と、第２の領域の一部をレジストで覆っ
てエッチングを施した断面図である。
程の図４の工程に続く工程を示し、第１の領域およびフ
ィールド酸化膜と、第２の領域の一部をレジストで覆っ
てエッチングを施した断面図である。
【図６】本発明による半導体不揮発性記憶装置の製造工
程の図５の工程に続く工程を示し、レジストを除去し、
第２の領域およびフィールド酸化膜と、第１の領域の一
部をレジストで覆ってエッチングを施した断面図であ
る。
程の図５の工程に続く工程を示し、レジストを除去し、
第２の領域およびフィールド酸化膜と、第１の領域の一
部をレジストで覆ってエッチングを施した断面図であ
る。
【図７】本発明による半導体不揮発性記憶装置の製造工
程の図６の工程に続く工程を示し、レジストを除去した
断面図である。
程の図６の工程に続く工程を示し、レジストを除去した
断面図である。
【図８】半導体不揮発性記憶装置の従来の製造工程を示
し、Ｐ型シリコン基板上にフィールド酸化膜および第１
のゲート酸化膜を形成した断面図である。
し、Ｐ型シリコン基板上にフィールド酸化膜および第１
のゲート酸化膜を形成した断面図である。
【図９】半導体不揮発性記憶装置の従来の製造工程の図
８の工程に続く工程を示し、第１の領域からフィールド
酸化膜にかけての上に第１のポリシリコンおよびシリコ
ン窒化膜を形成し、第２の領域の第１のゲート酸化膜を
除去して第２のゲート酸化膜を形成した断面図である。
８の工程に続く工程を示し、第１の領域からフィールド
酸化膜にかけての上に第１のポリシリコンおよびシリコ
ン窒化膜を形成し、第２の領域の第１のゲート酸化膜を
除去して第２のゲート酸化膜を形成した断面図である。
【図１０】半導体不揮発性記憶装置の従来の製造工程の
図９の工程に続く工程を示し、全面に第２のポリシリコ
ンを形成した断面図である。
図９の工程に続く工程を示し、全面に第２のポリシリコ
ンを形成した断面図である。
【図１１】半導体不揮発性記憶装置の従来の製造工程の
図１０の工程に続く工程を示し、全面にシリコン酸化膜
を形成した断面図である。
図１０の工程に続く工程を示し、全面にシリコン酸化膜
を形成した断面図である。
【図１２】半導体不揮発性記憶装置の従来の製造工程の
図１１の工程に続く工程を示し、第１の領域からフィー
ルド酸化膜上にかけてと第２の領域の一部をレジストで
覆ってエッチングを施した断面図である。
図１１の工程に続く工程を示し、第１の領域からフィー
ルド酸化膜上にかけてと第２の領域の一部をレジストで
覆ってエッチングを施した断面図である。
【図１３】半導体不揮発性記憶装置の従来の製造工程の
図１２の工程に続く工程を示し、レジストを除去し、第
２の領域からフィールド酸化膜上にかけてと第１の領域
の一部をレジストで覆った断面図である。
図１２の工程に続く工程を示し、レジストを除去し、第
２の領域からフィールド酸化膜上にかけてと第１の領域
の一部をレジストで覆った断面図である。
【図１４】半導体不揮発性記憶装置の従来の製造工程の
図１３の工程に続く工程を示し、異方性エッチングでシ
リコン酸化膜をエッチングした断面図である。
図１３の工程に続く工程を示し、異方性エッチングでシ
リコン酸化膜をエッチングした断面図である。
【図１５】半導体不揮発性記憶装置の従来の製造工程の
図１４の工程に続く工程を示し、第２のポリシリコン、
シリコン窒化膜、第１のポリシリコンをエッチングした
断面図である。
図１４の工程に続く工程を示し、第２のポリシリコン、
シリコン窒化膜、第１のポリシリコンをエッチングした
断面図である。
【図１６】半導体不揮発性記憶装置の従来の製造工程の
図１５の工程に続く工程を示し、Ｎ型不純物拡散層とゲ
ート電極の側壁の第４のシリコン酸化膜を形成した断面
図である。
図１５の工程に続く工程を示し、Ｎ型不純物拡散層とゲ
ート電極の側壁の第４のシリコン酸化膜を形成した断面
図である。
【図１７】半導体不揮発性記憶装置の従来の製造工程の
図１６の工程に続く工程を示し、全面に層間絶縁膜を形
成し、コンタクトホールを形成すべき場所以外にレジス
トを形成した断面図である。
図１６の工程に続く工程を示し、全面に層間絶縁膜を形
成し、コンタクトホールを形成すべき場所以外にレジス
トを形成した断面図である。
【図１８】半導体不揮発性記憶装置の従来の製造工程の
図１７の工程に続く工程を示し、層間絶縁膜をエッチン
グした後にレジストを除去した断面図である。
図１７の工程に続く工程を示し、層間絶縁膜をエッチン
グした後にレジストを除去した断面図である。
【図１９】半導体不揮発性記憶装置の従来の製造工程の
図１８の工程に続く工程を示し、全面に配線層を形成
し、コンタクトホール上の領域以外の配線層をエッチン
グによって除去した断面図である。
図１８の工程に続く工程を示し、全面に配線層を形成
し、コンタクトホール上の領域以外の配線層をエッチン
グによって除去した断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 第１のゲート酸化膜 ４ 第２のゲート酸化膜 ５ 第１のポリシリコン ６ シリコン窒化膜 ７ 第４のシリコン酸化膜 ８ 第２のポリシリコン ９ シリコン酸化膜 １０ 第１の領域 １１ 第２の領域 １２ 配線層 １３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ レジスト １４ Ｎ型不純物拡散層 １５ 層間絶縁膜 １６ 溝 １７ コンタクトホール １８ 溝
Claims (2)
- 【請求項１】 スタックゲート型ＭＯＳトランジスタか
ら成るメモリセル部とＭＯＳトランジスタから成る周辺
回路部との境界にフィールド酸化膜を設けて前記メモリ
セル部と前記周辺回路部とを分離した半導体不揮発性記
憶装置において、前記フィールド酸化膜上にポリシリコ
ンを設けたことを特徴とする半導体不揮発性記憶装置。 - 【請求項２】 一導電型半導体基板の第１の領域にフィ
ールド酸化膜を形成する工程と、 前記第１の領域に隣接する第２の領域に第１のシリコン
酸化膜を形成し、前記第２の領域の前記第１のシリコン
酸化膜上と前記第１の領域のフィールド酸化膜上の一部
に第１の導電性膜を形成する工程と、 前記第１の導電性膜上に絶縁膜を形成し、前記第１の領
域に隣接する第３の領域に第２のシリコン酸化膜を形成
する工程と、 前記第１の領域と前記第２の領域と前記第３の領域の全
面にわたり第２の導電性膜を形成する工程と、 前記第１の領域を境界として前記第３の領域にＭＯＳト
ランジスタを形成し、前記第２の領域にスタックゲート
型ＭＯＳトランジスタを形成し、前記第１の領域に第２
の導電性膜により構成された配線を形成する工程とを有
することを特徴とする半導体不揮発性記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299013A JP2570996B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299013A JP2570996B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130892A JPH07130892A (ja) | 1995-05-19 |
| JP2570996B2 true JP2570996B2 (ja) | 1997-01-16 |
Family
ID=17867101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299013A Expired - Fee Related JP2570996B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570996B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637397B2 (ja) * | 2001-04-16 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2007005580A (ja) | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
-
1993
- 1993-11-02 JP JP5299013A patent/JP2570996B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130892A (ja) | 1995-05-19 |
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