JP4637397B2 - 半導体装置の製造方法 - Google Patents
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【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法、特に、フラッシュメモリからなる不揮発性半導体メモリ素子、もしくは、それを内蔵したシステムＬＳＩ等に係る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
サイドウォール（以下、ＳＷという）形成後の周辺Ｎ+ ；Ａｓ（砒素）注入／ＮＯ；Ｐ（リン）注入がフラッシュセル部にも行われるフラッシュメモリでは、セル微細化に伴いセル−セル間分離酸化膜厚が薄くなるに伴い、ＮＯ；Ｐ（リン）イオン注入をセル−セル間酸化膜残膜で十分に阻止できなくなる懸念がある（図１参照）。
セル−セル間酸化膜による注入阻止が十分でない場合、前記ＮＯ；Ｐ注入により隣接セルのドレインＮ+ 接合が繋がってしまい、別トランジスタ素子として所望の動作が行えなくなるのである。
【０００３】
ａ）従来のＮＯＲ型ｆｌａｓｈメモリでは（アレイ構成がＮＯＲ型であること；アレイ構成は図１欄外参照）、次の工程を要する。
（１）フラッシュメモリトランジスタのＳ／Ｄ（ソース／ドレイン）注入形成工程。
（２）周辺トランジスタと共通なＳＷ形成工程。
（３）周辺Ｎｃｈ／ＰｃｈトランジスタのＳ／Ｄ（ソース／ドレイン）注入形成工程。
【０００４】
ｂ）ＳＷ形成後に行われる周辺トランジスタのＮ+ Ｓ／Ｄ注入は、以下の理由でフラッシュメモリセル部にも行う場合がある。
（１）埋め込み拡散層（ＳＡＳ構造；Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｏｕｒｃｅ）の低抵抗化のため。
（２）ドレインオーミック抵抗を得るため（ドレインコンタクトの低抵抗化）。
ｃ）周辺Ｎ+ 注入時には、Ｎ+ 注入；Ａｓ（砒素）注入と共にＮＯ注入；Ｐ（リン）注入を行う場合がある。
例えば、ＮＯ注入はＣｏＳｉ形成時の接合リーク低減の要請等から必要。
【０００５】
セル部にＮ+ 注入を行わなければ、セルドレインＮ+ 拡散層にオーミックなコンタクトが形成できない。
一方、セル部だけにＮ+ 注入を実施すると製造工程が増え、コストの上昇や歩留まり低下等の問題が生じる。
【０００６】
ｄ）一方、セルサイズの微細化に伴い、セル−セル間分離領域の分離酸化膜厚は薄くなる。この酸化膜厚は、上記ｃ）におけるＮＯ注入；リン注入がセル−セル間の注入に対するマスクとして機能している。
即ち、セル−セル間にこの注入が入ると、隣接セルドレイン接合間でのＮ+ 拡散層が繋がってしまい別トランジスタ素子として所望の機能／動作ができない〔製造工程（ＯＮＯエッチング）におけるセル−セル間分離膜厚の変化について：図２参照〕。
【０００７】
【発明が解決しようとする課題】
このように、セル細分化に伴いＳＷ越しＮＯ；Ｐ注入がセル−セル間分離領域に注入されることをいかに防ぐかがポイントとなる。
【０００８】
この発明は、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ようとするものである。
【０００９】
【課題を解決するための手段】
半導体装置の製造方法では、半導体基板にメモリセルを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記セル−セル間分離領域を含む前記メモリセルルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１０】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１１】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１４】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用して前記コントロールゲートの下にストライプ状に形成され、かつセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと前記フローティングゲートおよび前記コントロールゲート間の絶縁膜とのエッチングを行う工程、前記コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で前記メモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび前記周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程を含み、前記分離絶縁膜にゲートパターニング時に膜厚の薄い部分が形成され、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の前記分離絶縁膜の前記膜厚の薄い部分を埋め込むようにしたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
この発明による実施の形態１を図１ないし図３について説明する。図１は、この発明による実施の形態における半導体装置の構成に関し、セル−セル間分離領域の酸化膜残膜を示すものである。図２は、この発明による実施の形態における半導体装置のメモリセル形成工程を示す上面図である。
【００１６】
図１（ａ）は半導体装置の上面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線における断面図、図１（ｄ）はＮＯＲ型アレイ構成を示す接続図である。
図１において、１は半導体基板、２はメモリセル部、３はセル−セル間分離領域の酸化絶縁膜、３ａは酸化絶縁膜３のエッチングによる残膜部分である。
【００１７】
図１に示す半導体装置構造は、図２に示す各工程により構成される。
まず、１）ＦＬ工程において、半導体基板１上にＳｉ活性領域（Ａ／Ａ：ａｃｔｉｖｅ ａｒｅａ）４が形成される。
次に、２）ＦＧ工程において、半導体基板上にフローティングゲート（ＦＧ）５のパターニングが行われる。
また、この２）ＦＧ工程の後に、フローティングゲート（ＦＧ）５上にＯＮＯ膜からなる絶縁膜の形成が行われる。このＯＮＯ膜形成工程は、図２において省略されている。
さらに、３）１Ｇ工程において、Ｓｉ活性領域４およびフローティングゲート（ＦＧ）５を跨いで半導体基板１上にコントロールゲート（ＣＧ）６のパターニングが行われる。
そして、４）ＭＧ工程において、コントロールゲート（ＣＧ）６をマスクとするソース／ドレイン部のＯＮＯ膜およびフローティングゲート（ＦＧ）のエッチングが行われる。
【００１８】
上記のような図２に示す各工程の後、コントロールゲート（ＣＧ）のパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われ、かつ、メモリセルトランジスタおよび周辺トランジスタゲートへのサイドウォール（ＳＷ）スペーサ形成後に、周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じＮ型イオン注入が同時に打ち込まれるものである。
【００１９】
このように、この発明による実施の形態１は、次のようなフラッシュメモリの製造方法に関するものである。
ａ）コントロールゲート（ＣＧ）のパターンをエッチングマスクとして利用して、コントロールゲート（ＣＧ）の下にストライプ状に形成されたフローティングゲート（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチングするようなプロセスフローを有する（ＦＧストライプパターンはセル−セル間の分離酸化膜上に抜き部を有する）。
ｂ）ＣＧパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われる
ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペーサ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じ注入が打ち込まれるようなメモリセル形成フローを有する。
【００２０】
そして、この発明による実施の形態１では、上記ｂ）のメモリセルドレイン部に所望なイオン注入には、ドレイン部にＰ+ ｐｏｃｋｅｔ構造を形成するボロンイオンが含まれており、上記ボロンイオンを含んだ注入を行う際の注入エネルギーに対して、ＳＷ越しに上記ｃ）で追加注入されるＮ型イオン種の注入エネルギーによって決まるシリコン酸化膜への注入深さ（プロジェクションレンジ）よりも（シリコン基板深さ方向に対して）ボロンを含んだ注入の注入深さの方が大きな値となるように注入エネルギーを選んだことにより分離酸化膜下のシリコン基板に該ボロンイオンが注入され、この結果、上記ｃ）で注入されるＮ型イオン種のうち分離酸化膜を突き抜けるシリコン基板にまで達するイオンの総量よりもボロンイオンの総量が多くなることにより、該分離領域がＮ型反転することが無いことを特徴とするフラッシュメモリの製造方法を提供するものである。
【００２１】
この実施の形態では、ＭＧ工程にてＣＧパターンをマスクとしてＦＧがパターニングされた状態で、少なくともメモリドレイン領域にメモリセルドレインに所望なイオン注入を行う際、ボロンイオン注入を行う。
【００２２】
サイドウォール（ＳＷ）越しのＮ型注入としてＡｓ／Ｐを考える。
仮に、注入エネルギとして４０ＫｅＶ程度を想定し、かつ、注入量としてはＡｓ；〜１Ｅ１５ｃｍ-2オーダー、Ｐ；〜１Ｅ１４ｃｍ-2オーダーを想定する。
Ａｓ，Ｐの酸化膜に対するプロジェクションレンジは、次の通りである。
Ａｓ；Ｒｐ＝０．０２２ｕｍ，ΔＲｐ＝０．００７ｕｍ，Ｐ；Ｒｐ＝０．０３９ｕｍ，ΔＲｐ＝０．０１５ｕｍ
ここで、Ｒｐ，ΔＲｐは、注入されたイオンが注入された膜中で正規分布すると考えた際の中心分布がＲｐであり、拡がりがΔＲｐであると近似的に考えることができる。
注入突き抜けが懸念されるセル−セル間分離膜厚（図１：Ｂ−Ｂ断面の“ｄ”）として、〜０．０８０ｕｍの酸化膜残膜厚を想定した場合、Ａｓでは８σ以上を確保できているためイオン突き抜けは無視できる。一方、Ｐでは〜２．７σとなる。
したがって、注入１Ｅ１４ｃｍ-2から２桁程度少ない量のイオン、即ち１Ｅ１２ｃｍ-2オーダーのイオンが分離酸化膜下のシリコン基板に注入されてしまい、分離部がＮ型反転することが考えられる。
【００２３】
そこで、この実施の形態を適用する。
例えば、シリコン基板に垂直な向きで２０ＫｅＶのエネルギにて１Ｅ１４ｃｍ-2程度の注入を行うとする。
このボロン注入の酸化膜に対する注入深さ（プロジェクションレンジ）は一般的な文献から次の通りとされる。
Ｒｐ＝０．０６２ｕｍ，ΔＲｐ＝０．０２５ｕｍ
したがって、セル−セル間分離領域でＦＧスペースにより更に薄くなった酸化膜分離の膜厚（図１：Ｂ’−Ｂ’断面の“ｄ”）がＲｐ＋３ΔＲｐ＝０．０８０ｕｍ（８００Å）程度であった場合、０．７σ程度しか阻止能はなく、前記ボロン注入であればその〜１５％程度が酸化膜を突き抜けてシリコン基板まで到達する。すなわち、このボロン注入により〜１．５Ｅ１３ｃｍ-2程度のＰ型イオン膜がセル−セル間分離として追加注入されることになる。
したがって、後工程にてＳＷ越の周辺のＮｃｈＴｒＳ／Ｄ注入に所望なイオン注入が行われ、かつ、その一部がセル−セル間分離でイオン注入阻止能力が３σ以下程度であり、セル−セル間分離部にＮ型イオン種が注入されたとしても、本アイデアによればそれ以上のＰ型イオン種を追加注入できることになり、分離部がＮ型反転することはない。
【００２４】
この実施の形態にかかるＰ型イオン注入はＣＨＥ（Ｃｈｅｍｉｃａｌ ＨｏｔＥｌｅｃｔｒｏｎ）によりＦＧへの電子注入を行うようなフラッシュメモリにおいてＣＨＥ注入効率を稼ぐために設けることが知られているｐ＋ｐｏｃｋｅｔ形成の注入と兼ねるように注入を行えばよい。
この結果、今後の素子微細化においても余計な注入工程を増やすことなく、かつ、安定したセル−セル間分離形成が可能となる。
【００２５】
この発明による実施の形態１によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、前記メモリセルのドレイン領域へボロンイオンを注入するのに前記メモリセルのドレイン部にＰ+ ポケット構造を形成するためのボロンイオンを用いるとともに、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００２６】
実施の形態２．
この発明による実施の形態２を図３について説明する。図３は実施の形態２における構成を従来技術と対比して示す工程図である。
この実施の形態２において、ここで説明する特有の構成，製造方法および作用については、実施の形態１におけると同様の構成および製造方法を有し、同様の作用を奏するものである。
【００２７】
この発明による実施の形態２は、次のようなフラッシュメモリの製造方法に関するものである。
ａ）コントロールゲート（ＣＧ）のパターンをエッチングマスクとして利用して、コントロールゲート（ＣＧ）の下にストライプ状に形成されたフローティングゲート（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチングするようなプロセスフローを有する（ＦＧストライプパターンはセル−セル間の分離酸化膜上に抜き部を有する）。
ｂ）ＣＧパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われる。
ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペーサ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じ注入が打ち込まれるようなメモリセル形成フローを有する。
【００２８】
そして、この実施の形態２では、上記ａ）で形成されているＦＧストライプライブパターンの抜き寸法が、上記ｃ）で形成されるサイドウォール幅の２倍よりも狭いことを特徴とするものである。
【００２９】
この実施の形態では、ＦＧ抜きスペース幅をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さの２倍より狭く形成することにより、ＮＯ注入時に問題となるセル−セル間分離領域部がサイドウォール（ＳＷ）形成時の絶縁膜で埋められ、注入マスクとなる酸化膜厚が実効的に厚くなることを特徴とする。
【００３０】
図３に、この発明にかかるメモリセル構造のＳＷ形成前後でのセル−セル間分離領域における絶縁膜３の窪み部分３ａを示す。
従来、抜き寸法（図中；Ｓ）とＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さ（図中；Ｌ）は特に規定がなく、ＳＷ形成によりこの部分が埋まりきることはなかった。
【００３１】
この発明では、ＦＧ抜き寸法をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さの２倍よりも狭く形成することにより、ＳＷ形成の絶縁膜（酸化膜または窒化膜）でこの部分がほぼ埋まりきる。
したがって、セル微細化に伴いセル−セル間分離領域のＦＧ抜き部酸化膜が薄くなっても、ＳＷ形成時に埋められることにより、実質的に酸化膜残膜厚が厚くなる。
このため、後のＮＯ；Ｐ注入などのＮ型イオン種の注入ストッパ膜厚が厚くなり、セル−セル間分離部への注入が阻止できる。
【００３２】
この発明による実施の形態２によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成したものにおいて、コントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと、コントロールゲートのパターンをエッチングマスクとして利用して前記フローティングゲートとともに前記フローティングゲートの抜き部を介しエッチングされたフローティングゲートおよびコントロールゲート間の絶縁膜と、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で所望化イオン注入が行われたメモリセルドレイン部と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに形成された絶縁膜からなるサイドウォールと、前記サイドウォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタと、Ｎ型イオンが注入されたセル−セル間分離領域を含む前記メモリセル部とを備え、前記フローティングゲートの抜き部の寸法を、前記サイドウォールの厚さ寸法の２倍よりも狭く設定したので、前記サイドウォール形成のための絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置を得ることができる。
【００３３】
また、この発明による実施の形態２によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用してコントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートとフローティングゲートおよびコントロールゲート間の絶縁膜とのエッチングを行う工程、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程を含み、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の分離膜を埋め込むようにしたので、前記サイドウォール形成時の絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３４】
【発明の効果】
第１の発明によれば、半導体基板にメモリセルを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、セル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３５】
第２の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３６】
第３の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３７】
第４の発明によれば、第１ないし第３の発明において、前記ボロンイオンを注入する工程において、前記ボロンイオンとして前記メモリセルのドレイン部にＰ+ ポケット構造を形成するためのボロンイオンを用いるようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３８】
第５の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成したものにおいて、コントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと、コントロールゲートのパターンをエッチングマスクとして利用して前記フローティングゲートとともに前記フローティングゲートの抜き部を介しエッチングされたフローティングゲートおよびコントロールゲート間の絶縁膜と、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で所望化イオン注入が行われたメモリセルドレイン部と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに形成された絶縁膜からなるサイドウォールと、前記サイドウォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタと、Ｎ型イオンが注入されたセル−セル間分離領域を含む前記メモリセル部とを備え、前記フローティングゲートの抜き部の寸法を、前記サイドウォールの厚さ寸法の２倍よりも狭く設定したので、前記サイドウォール形成のための絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置を得ることができる。
【００３９】
第６の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用してコントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートとフローティングゲートおよびコントロールゲート間の絶縁膜とのエッチングを行う工程、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程を含み、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の分離膜を埋め込むようにしたので、前記サイドウォール形成時の絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【図１】 この発明による実施の形態における構成を示す構造図である。
【図２】 この発明による実施の形態におけるメモリセル形成工程を示す上面図である。
【図３】 この発明による実施の形態２における構成を従来技術と対比して示す工程図である。
【符号の説明】
１ 半導体基板、２ メモリセル部、３ セル−セル間分離領域の酸化絶縁膜、３ａ 酸化絶縁膜残膜部分。
【発明の属する技術分野】
この発明は、半導体装置の製造方法、特に、フラッシュメモリからなる不揮発性半導体メモリ素子、もしくは、それを内蔵したシステムＬＳＩ等に係る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
サイドウォール（以下、ＳＷという）形成後の周辺Ｎ+ ；Ａｓ（砒素）注入／ＮＯ；Ｐ（リン）注入がフラッシュセル部にも行われるフラッシュメモリでは、セル微細化に伴いセル−セル間分離酸化膜厚が薄くなるに伴い、ＮＯ；Ｐ（リン）イオン注入をセル−セル間酸化膜残膜で十分に阻止できなくなる懸念がある（図１参照）。
セル−セル間酸化膜による注入阻止が十分でない場合、前記ＮＯ；Ｐ注入により隣接セルのドレインＮ+ 接合が繋がってしまい、別トランジスタ素子として所望の動作が行えなくなるのである。
【０００３】
ａ）従来のＮＯＲ型ｆｌａｓｈメモリでは（アレイ構成がＮＯＲ型であること；アレイ構成は図１欄外参照）、次の工程を要する。
（１）フラッシュメモリトランジスタのＳ／Ｄ（ソース／ドレイン）注入形成工程。
（２）周辺トランジスタと共通なＳＷ形成工程。
（３）周辺Ｎｃｈ／ＰｃｈトランジスタのＳ／Ｄ（ソース／ドレイン）注入形成工程。
【０００４】
ｂ）ＳＷ形成後に行われる周辺トランジスタのＮ+ Ｓ／Ｄ注入は、以下の理由でフラッシュメモリセル部にも行う場合がある。
（１）埋め込み拡散層（ＳＡＳ構造；Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｏｕｒｃｅ）の低抵抗化のため。
（２）ドレインオーミック抵抗を得るため（ドレインコンタクトの低抵抗化）。
ｃ）周辺Ｎ+ 注入時には、Ｎ+ 注入；Ａｓ（砒素）注入と共にＮＯ注入；Ｐ（リン）注入を行う場合がある。
例えば、ＮＯ注入はＣｏＳｉ形成時の接合リーク低減の要請等から必要。
【０００５】
セル部にＮ+ 注入を行わなければ、セルドレインＮ+ 拡散層にオーミックなコンタクトが形成できない。
一方、セル部だけにＮ+ 注入を実施すると製造工程が増え、コストの上昇や歩留まり低下等の問題が生じる。
【０００６】
ｄ）一方、セルサイズの微細化に伴い、セル−セル間分離領域の分離酸化膜厚は薄くなる。この酸化膜厚は、上記ｃ）におけるＮＯ注入；リン注入がセル−セル間の注入に対するマスクとして機能している。
即ち、セル−セル間にこの注入が入ると、隣接セルドレイン接合間でのＮ+ 拡散層が繋がってしまい別トランジスタ素子として所望の機能／動作ができない〔製造工程（ＯＮＯエッチング）におけるセル−セル間分離膜厚の変化について：図２参照〕。
【０００７】
【発明が解決しようとする課題】
このように、セル細分化に伴いＳＷ越しＮＯ；Ｐ注入がセル−セル間分離領域に注入されることをいかに防ぐかがポイントとなる。
【０００８】
この発明は、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ようとするものである。
【０００９】
【課題を解決するための手段】
半導体装置の製造方法では、半導体基板にメモリセルを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記セル−セル間分離領域を含む前記メモリセルルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１０】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１１】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたものである。
【００１４】
半導体装置の製造方法では、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用して前記コントロールゲートの下にストライプ状に形成され、かつセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと前記フローティングゲートおよび前記コントロールゲート間の絶縁膜とのエッチングを行う工程、前記コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で前記メモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび前記周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程を含み、前記分離絶縁膜にゲートパターニング時に膜厚の薄い部分が形成され、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の前記分離絶縁膜の前記膜厚の薄い部分を埋め込むようにしたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
この発明による実施の形態１を図１ないし図３について説明する。図１は、この発明による実施の形態における半導体装置の構成に関し、セル−セル間分離領域の酸化膜残膜を示すものである。図２は、この発明による実施の形態における半導体装置のメモリセル形成工程を示す上面図である。
【００１６】
図１（ａ）は半導体装置の上面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線における断面図、図１（ｄ）はＮＯＲ型アレイ構成を示す接続図である。
図１において、１は半導体基板、２はメモリセル部、３はセル−セル間分離領域の酸化絶縁膜、３ａは酸化絶縁膜３のエッチングによる残膜部分である。
【００１７】
図１に示す半導体装置構造は、図２に示す各工程により構成される。
まず、１）ＦＬ工程において、半導体基板１上にＳｉ活性領域（Ａ／Ａ：ａｃｔｉｖｅ ａｒｅａ）４が形成される。
次に、２）ＦＧ工程において、半導体基板上にフローティングゲート（ＦＧ）５のパターニングが行われる。
また、この２）ＦＧ工程の後に、フローティングゲート（ＦＧ）５上にＯＮＯ膜からなる絶縁膜の形成が行われる。このＯＮＯ膜形成工程は、図２において省略されている。
さらに、３）１Ｇ工程において、Ｓｉ活性領域４およびフローティングゲート（ＦＧ）５を跨いで半導体基板１上にコントロールゲート（ＣＧ）６のパターニングが行われる。
そして、４）ＭＧ工程において、コントロールゲート（ＣＧ）６をマスクとするソース／ドレイン部のＯＮＯ膜およびフローティングゲート（ＦＧ）のエッチングが行われる。
【００１８】
上記のような図２に示す各工程の後、コントロールゲート（ＣＧ）のパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われ、かつ、メモリセルトランジスタおよび周辺トランジスタゲートへのサイドウォール（ＳＷ）スペーサ形成後に、周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じＮ型イオン注入が同時に打ち込まれるものである。
【００１９】
このように、この発明による実施の形態１は、次のようなフラッシュメモリの製造方法に関するものである。
ａ）コントロールゲート（ＣＧ）のパターンをエッチングマスクとして利用して、コントロールゲート（ＣＧ）の下にストライプ状に形成されたフローティングゲート（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチングするようなプロセスフローを有する（ＦＧストライプパターンはセル−セル間の分離酸化膜上に抜き部を有する）。
ｂ）ＣＧパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われる
ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペーサ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じ注入が打ち込まれるようなメモリセル形成フローを有する。
【００２０】
そして、この発明による実施の形態１では、上記ｂ）のメモリセルドレイン部に所望なイオン注入には、ドレイン部にＰ+ ｐｏｃｋｅｔ構造を形成するボロンイオンが含まれており、上記ボロンイオンを含んだ注入を行う際の注入エネルギーに対して、ＳＷ越しに上記ｃ）で追加注入されるＮ型イオン種の注入エネルギーによって決まるシリコン酸化膜への注入深さ（プロジェクションレンジ）よりも（シリコン基板深さ方向に対して）ボロンを含んだ注入の注入深さの方が大きな値となるように注入エネルギーを選んだことにより分離酸化膜下のシリコン基板に該ボロンイオンが注入され、この結果、上記ｃ）で注入されるＮ型イオン種のうち分離酸化膜を突き抜けるシリコン基板にまで達するイオンの総量よりもボロンイオンの総量が多くなることにより、該分離領域がＮ型反転することが無いことを特徴とするフラッシュメモリの製造方法を提供するものである。
【００２１】
この実施の形態では、ＭＧ工程にてＣＧパターンをマスクとしてＦＧがパターニングされた状態で、少なくともメモリドレイン領域にメモリセルドレインに所望なイオン注入を行う際、ボロンイオン注入を行う。
【００２２】
サイドウォール（ＳＷ）越しのＮ型注入としてＡｓ／Ｐを考える。
仮に、注入エネルギとして４０ＫｅＶ程度を想定し、かつ、注入量としてはＡｓ；〜１Ｅ１５ｃｍ-2オーダー、Ｐ；〜１Ｅ１４ｃｍ-2オーダーを想定する。
Ａｓ，Ｐの酸化膜に対するプロジェクションレンジは、次の通りである。
Ａｓ；Ｒｐ＝０．０２２ｕｍ，ΔＲｐ＝０．００７ｕｍ，Ｐ；Ｒｐ＝０．０３９ｕｍ，ΔＲｐ＝０．０１５ｕｍ
ここで、Ｒｐ，ΔＲｐは、注入されたイオンが注入された膜中で正規分布すると考えた際の中心分布がＲｐであり、拡がりがΔＲｐであると近似的に考えることができる。
注入突き抜けが懸念されるセル−セル間分離膜厚（図１：Ｂ−Ｂ断面の“ｄ”）として、〜０．０８０ｕｍの酸化膜残膜厚を想定した場合、Ａｓでは８σ以上を確保できているためイオン突き抜けは無視できる。一方、Ｐでは〜２．７σとなる。
したがって、注入１Ｅ１４ｃｍ-2から２桁程度少ない量のイオン、即ち１Ｅ１２ｃｍ-2オーダーのイオンが分離酸化膜下のシリコン基板に注入されてしまい、分離部がＮ型反転することが考えられる。
【００２３】
そこで、この実施の形態を適用する。
例えば、シリコン基板に垂直な向きで２０ＫｅＶのエネルギにて１Ｅ１４ｃｍ-2程度の注入を行うとする。
このボロン注入の酸化膜に対する注入深さ（プロジェクションレンジ）は一般的な文献から次の通りとされる。
Ｒｐ＝０．０６２ｕｍ，ΔＲｐ＝０．０２５ｕｍ
したがって、セル−セル間分離領域でＦＧスペースにより更に薄くなった酸化膜分離の膜厚（図１：Ｂ’−Ｂ’断面の“ｄ”）がＲｐ＋３ΔＲｐ＝０．０８０ｕｍ（８００Å）程度であった場合、０．７σ程度しか阻止能はなく、前記ボロン注入であればその〜１５％程度が酸化膜を突き抜けてシリコン基板まで到達する。すなわち、このボロン注入により〜１．５Ｅ１３ｃｍ-2程度のＰ型イオン膜がセル−セル間分離として追加注入されることになる。
したがって、後工程にてＳＷ越の周辺のＮｃｈＴｒＳ／Ｄ注入に所望なイオン注入が行われ、かつ、その一部がセル−セル間分離でイオン注入阻止能力が３σ以下程度であり、セル−セル間分離部にＮ型イオン種が注入されたとしても、本アイデアによればそれ以上のＰ型イオン種を追加注入できることになり、分離部がＮ型反転することはない。
【００２４】
この実施の形態にかかるＰ型イオン注入はＣＨＥ（Ｃｈｅｍｉｃａｌ ＨｏｔＥｌｅｃｔｒｏｎ）によりＦＧへの電子注入を行うようなフラッシュメモリにおいてＣＨＥ注入効率を稼ぐために設けることが知られているｐ＋ｐｏｃｋｅｔ形成の注入と兼ねるように注入を行えばよい。
この結果、今後の素子微細化においても余計な注入工程を増やすことなく、かつ、安定したセル−セル間分離形成が可能となる。
【００２５】
この発明による実施の形態１によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、前記メモリセルのドレイン領域へボロンイオンを注入するのに前記メモリセルのドレイン部にＰ+ ポケット構造を形成するためのボロンイオンを用いるとともに、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００２６】
実施の形態２．
この発明による実施の形態２を図３について説明する。図３は実施の形態２における構成を従来技術と対比して示す工程図である。
この実施の形態２において、ここで説明する特有の構成，製造方法および作用については、実施の形態１におけると同様の構成および製造方法を有し、同様の作用を奏するものである。
【００２７】
この発明による実施の形態２は、次のようなフラッシュメモリの製造方法に関するものである。
ａ）コントロールゲート（ＣＧ）のパターンをエッチングマスクとして利用して、コントロールゲート（ＣＧ）の下にストライプ状に形成されたフローティングゲート（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチングするようなプロセスフローを有する（ＦＧストライプパターンはセル−セル間の分離酸化膜上に抜き部を有する）。
ｂ）ＣＧパターンを利用して、少なくともセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入が行われる。
ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペーサ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われる際に、メモリセル部にも同じ注入が打ち込まれるようなメモリセル形成フローを有する。
【００２８】
そして、この実施の形態２では、上記ａ）で形成されているＦＧストライプライブパターンの抜き寸法が、上記ｃ）で形成されるサイドウォール幅の２倍よりも狭いことを特徴とするものである。
【００２９】
この実施の形態では、ＦＧ抜きスペース幅をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さの２倍より狭く形成することにより、ＮＯ注入時に問題となるセル−セル間分離領域部がサイドウォール（ＳＷ）形成時の絶縁膜で埋められ、注入マスクとなる酸化膜厚が実効的に厚くなることを特徴とする。
【００３０】
図３に、この発明にかかるメモリセル構造のＳＷ形成前後でのセル−セル間分離領域における絶縁膜３の窪み部分３ａを示す。
従来、抜き寸法（図中；Ｓ）とＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さ（図中；Ｌ）は特に規定がなく、ＳＷ形成によりこの部分が埋まりきることはなかった。
【００３１】
この発明では、ＦＧ抜き寸法をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さの２倍よりも狭く形成することにより、ＳＷ形成の絶縁膜（酸化膜または窒化膜）でこの部分がほぼ埋まりきる。
したがって、セル微細化に伴いセル−セル間分離領域のＦＧ抜き部酸化膜が薄くなっても、ＳＷ形成時に埋められることにより、実質的に酸化膜残膜厚が厚くなる。
このため、後のＮＯ；Ｐ注入などのＮ型イオン種の注入ストッパ膜厚が厚くなり、セル−セル間分離部への注入が阻止できる。
【００３２】
この発明による実施の形態２によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成したものにおいて、コントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと、コントロールゲートのパターンをエッチングマスクとして利用して前記フローティングゲートとともに前記フローティングゲートの抜き部を介しエッチングされたフローティングゲートおよびコントロールゲート間の絶縁膜と、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で所望化イオン注入が行われたメモリセルドレイン部と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに形成された絶縁膜からなるサイドウォールと、前記サイドウォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタと、Ｎ型イオンが注入されたセル−セル間分離領域を含む前記メモリセル部とを備え、前記フローティングゲートの抜き部の寸法を、前記サイドウォールの厚さ寸法の２倍よりも狭く設定したので、前記サイドウォール形成のための絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置を得ることができる。
【００３３】
また、この発明による実施の形態２によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用してコントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートとフローティングゲートおよびコントロールゲート間の絶縁膜とのエッチングを行う工程、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程を含み、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の分離膜を埋め込むようにしたので、前記サイドウォール形成時の絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３４】
【発明の効果】
第１の発明によれば、半導体基板にメモリセルを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、セル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３５】
第２の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３６】
第３の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域への所望なイオン注入時にセル−セル間分離領域を含む前記メモリセルのドレイン領域へボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程とを含み、セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３７】
第４の発明によれば、第１ないし第３の発明において、前記ボロンイオンを注入する工程において、前記ボロンイオンとして前記メモリセルのドレイン部にＰ+ ポケット構造を形成するためのボロンイオンを用いるようにしたので、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【００３８】
第５の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成したものにおいて、コントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと、コントロールゲートのパターンをエッチングマスクとして利用して前記フローティングゲートとともに前記フローティングゲートの抜き部を介しエッチングされたフローティングゲートおよびコントロールゲート間の絶縁膜と、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で所望化イオン注入が行われたメモリセルドレイン部と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに形成された絶縁膜からなるサイドウォールと、前記サイドウォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタと、Ｎ型イオンが注入されたセル−セル間分離領域を含む前記メモリセル部とを備え、前記フローティングゲートの抜き部の寸法を、前記サイドウォールの厚さ寸法の２倍よりも狭く設定したので、前記サイドウォール形成のための絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置を得ることができる。
【００３９】
第６の発明によれば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用してコントロールゲートの下にストライプ状に形成されセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートとフローティングゲートおよびコントロールゲート間の絶縁膜とのエッチングを行う工程、コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態でメモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォール越しに前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともにセル−セル間分離領域を含む前記メモリセル部へＮ型イオンを注入する工程を含み、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜により前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の分離膜を埋め込むようにしたので、前記サイドウォール形成時の絶縁膜によって前記セル−セル間分離領域の分離膜を埋め込むことにより、メモリセルにおけるセル−セル間分離領域へのＮ型イオンの注入による弊害を適切に回避できる半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【図１】 この発明による実施の形態における構成を示す構造図である。
【図２】 この発明による実施の形態におけるメモリセル形成工程を示す上面図である。
【図３】 この発明による実施の形態２における構成を従来技術と対比して示す工程図である。
【符号の説明】
１ 半導体基板、２ メモリセル部、３ セル−セル間分離領域の酸化絶縁膜、３ａ 酸化絶縁膜残膜部分。
Claims (4)
- 半導体基板にメモリセルを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたことを特徴とする半導体装置の製造方法。
- 半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたことを特徴とする半導体装置の製造方法。
- 半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、前記メモリセルのドレイン領域へＰ+ポケット構造を形成するためのボロンイオンを注入するとともに、セル−セル間分離領域にも前記ボロンイオンを注入する工程と、前記メモリセルおよび周辺Ｎｃｈトランジスタのゲートにサイドウォールを形成する工程と、前記サイドウォールの形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程とを含み、前記セル−セル間分離領域において、酸化膜をつきぬけてＳｉ基板に到達した注入イオン種に対して、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が多くなるように、注入エネルギおよびイオン注入量を選定するようにしたことを特徴とする半導体装置の製造方法。
- 半導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成するにあたり、コントロールゲートのパターンをエッチングマスクとして利用して前記コントロールゲートの下にストライプ状に形成され、かつセル−セル間分離領域の分離絶縁膜上に抜き部を有するフローティングゲートと前記フローティングゲートおよび前記コントロールゲート間の絶縁膜とのエッチングを行う工程、前記コントロールゲートのパターンを利用して少なくともメモリセルドレイン部のＳｉ活性領域が露出した状態で前記メモリセルドレイン部に所望なイオン注入を行う工程、前記メモリセルおよび前記周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイドウォールを形成する工程、前記サイドウォール形成後にサイドウォールをマスクとして前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとともに前記セル−セル間分離領域を含む前記メモリセルへＮ型イオンを注入する工程を含み、前記分離絶縁膜にゲートパターニング時に膜厚の薄い部分が形成され、前記フローティングゲートの抜き部の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭く設定し、前記サイドウォール形成時の絶縁膜で前記フローティングゲートの抜き部を介してエッチングされた前記セル−セル間分離領域の前記分離絶縁膜の前記膜厚の薄い部分を埋め込むようにしたことを特徴とする半導体装置の製造方法。
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