JP2002313965A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2002313965A JP2002313965A JP2001116236A JP2001116236A JP2002313965A JP 2002313965 A JP2002313965 A JP 2002313965A JP 2001116236 A JP2001116236 A JP 2001116236A JP 2001116236 A JP2001116236 A JP 2001116236A JP 2002313965 A JP2002313965 A JP 2002313965A
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Abstract
(57)【要約】
【課題】 メモリセルにおけるセル−セル間分離領域へ
のＮ型イオンの注入による弊害を適切に回避できる半導
体装置の製造方法を得る。 【解決手段】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成するにあたり、前記メモリセルの
ドレイン領域への所望なイオン注入時にセル−セル間分
離領域を含む前記メモリセルのドレイン領域へボロンイ
オンを注入する工程と、前記周辺Ｎｃｈトランジスタへ
所望なＮ型イオンを注入するとともにセル−セル間分離
領域を含む前記メモリセル部へＮ型イオンを注入する工
程とを含み、セル−セル間分離領域において、酸化膜を
つきぬけてＳｉ基板に到達した注入イオン種に対して前
記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの
総量が多くなるように、注入エネルギおよびイオン注入
量を選定するようにした。
のＮ型イオンの注入による弊害を適切に回避できる半導
体装置の製造方法を得る。 【解決手段】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成するにあたり、前記メモリセルの
ドレイン領域への所望なイオン注入時にセル−セル間分
離領域を含む前記メモリセルのドレイン領域へボロンイ
オンを注入する工程と、前記周辺Ｎｃｈトランジスタへ
所望なＮ型イオンを注入するとともにセル−セル間分離
領域を含む前記メモリセル部へＮ型イオンを注入する工
程とを含み、セル−セル間分離領域において、酸化膜を
つきぬけてＳｉ基板に到達した注入イオン種に対して前
記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオンの
総量が多くなるように、注入エネルギおよびイオン注入
量を選定するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に、フラッシュメモリからなる不揮発性半導
体メモリ素子、もしくは、それを内蔵したシステムＬＳ
Ｉ等に係る半導体装置の製造方法に関するものである。
造方法、特に、フラッシュメモリからなる不揮発性半導
体メモリ素子、もしくは、それを内蔵したシステムＬＳ
Ｉ等に係る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】サイドウォール（以下、ＳＷという）形
成後の周辺Ｎ+ ；Ａｓ（砒素）注入／ＮＯ；Ｐ（リン）
注入がフラッシュセル部にも行われるフラッシュメモリ
では、セル微細化に伴いセル−セル間分離酸化膜厚が薄
くなるに伴い、ＮＯ；Ｐ（リン）イオン注入をセル−セ
ル間酸化膜残膜で十分に阻止できなくなる懸念がある
（図１参照）。セル−セル間酸化膜による注入阻止が十
分でない場合、前記ＮＯ；Ｐ注入により隣接セルのドレ
インＮ+ 接合が繋がってしまい、別トランジスタ素子と
して所望の動作が行えなくなるのである。
成後の周辺Ｎ+ ；Ａｓ（砒素）注入／ＮＯ；Ｐ（リン）
注入がフラッシュセル部にも行われるフラッシュメモリ
では、セル微細化に伴いセル−セル間分離酸化膜厚が薄
くなるに伴い、ＮＯ；Ｐ（リン）イオン注入をセル−セ
ル間酸化膜残膜で十分に阻止できなくなる懸念がある
（図１参照）。セル−セル間酸化膜による注入阻止が十
分でない場合、前記ＮＯ；Ｐ注入により隣接セルのドレ
インＮ+ 接合が繋がってしまい、別トランジスタ素子と
して所望の動作が行えなくなるのである。
【０００３】ａ）従来のＮＯＲ型ｆｌａｓｈメモリでは
（アレイ構成がＮＯＲ型であること；アレイ構成は図１
欄外参照）、次の工程を要する。 （１）フラッシュメモリトランジスタのＳ／Ｄ（ソース
／ドレイン）注入形成工程。 （２）周辺トランジスタと共通なＳＷ形成工程。 （３）周辺Ｎｃｈ／ＰｃｈトランジスタのＳ／Ｄ（ソー
ス／ドレイン）注入形成工程。
（アレイ構成がＮＯＲ型であること；アレイ構成は図１
欄外参照）、次の工程を要する。 （１）フラッシュメモリトランジスタのＳ／Ｄ（ソース
／ドレイン）注入形成工程。 （２）周辺トランジスタと共通なＳＷ形成工程。 （３）周辺Ｎｃｈ／ＰｃｈトランジスタのＳ／Ｄ（ソー
ス／ドレイン）注入形成工程。
【０００４】ｂ）ＳＷ形成後に行われる周辺トランジス
タのＮ+ Ｓ／Ｄ注入は、以下の理由でフラッシュメモリ
セル部にも行う場合がある。 （１）埋め込み拡散層（ＳＡＳ構造；Ｓｅｌｆ Ａｌｉ
ｇｎｅｄ Ｓｏｕｒｃｅ）の低抵抗化のため。 （２）ドレインオーミック抵抗を得るため（ドレインコ
ンタクトの低抵抗化）。 ｃ）周辺Ｎ+ 注入時には、Ｎ+ 注入；Ａｓ（砒素）注入
と共にＮＯ注入；Ｐ（リン）注入を行う場合がある。 例えば、ＮＯ注入はＣｏＳｉ形成時の接合リーク低減の
要請等から必要。
タのＮ+ Ｓ／Ｄ注入は、以下の理由でフラッシュメモリ
セル部にも行う場合がある。 （１）埋め込み拡散層（ＳＡＳ構造；Ｓｅｌｆ Ａｌｉ
ｇｎｅｄ Ｓｏｕｒｃｅ）の低抵抗化のため。 （２）ドレインオーミック抵抗を得るため（ドレインコ
ンタクトの低抵抗化）。 ｃ）周辺Ｎ+ 注入時には、Ｎ+ 注入；Ａｓ（砒素）注入
と共にＮＯ注入；Ｐ（リン）注入を行う場合がある。 例えば、ＮＯ注入はＣｏＳｉ形成時の接合リーク低減の
要請等から必要。
【０００５】セル部にＮ+ 注入を行わなければ、セルド
レインＮ+ 拡散層にオーミックなコンタクトが形成でき
ない。一方、セル部だけにＮ+ 注入を実施すると製造工
程が増え、コストの上昇や歩留まり低下等の問題が生じ
る。
レインＮ+ 拡散層にオーミックなコンタクトが形成でき
ない。一方、セル部だけにＮ+ 注入を実施すると製造工
程が増え、コストの上昇や歩留まり低下等の問題が生じ
る。
【０００６】ｄ）一方、セルサイズの微細化に伴い、セ
ル−セル間分離領域の分離酸化膜厚は薄くなる。この酸
化膜厚は、上記ｃ）におけるＮＯ注入；リン注入がセル
−セル間の注入に対するマスクとして機能している。即
ち、セル−セル間にこの注入が入ると、隣接セルドレイ
ン接合間でのＮ+ 拡散層が繋がってしまい別トランジス
タ素子として所望の機能／動作ができない〔製造工程
（ＯＮＯエッチング）におけるセル−セル間分離膜厚の
変化について：図２参照〕。
ル−セル間分離領域の分離酸化膜厚は薄くなる。この酸
化膜厚は、上記ｃ）におけるＮＯ注入；リン注入がセル
−セル間の注入に対するマスクとして機能している。即
ち、セル−セル間にこの注入が入ると、隣接セルドレイ
ン接合間でのＮ+ 拡散層が繋がってしまい別トランジス
タ素子として所望の機能／動作ができない〔製造工程
（ＯＮＯエッチング）におけるセル−セル間分離膜厚の
変化について：図２参照〕。
【０００７】
【発明が解決しようとする課題】このように、セル細分
化に伴いＳＷ越しＮＯ；Ｐ注入がセル−セル間分離領域
に注入されることをいかに防ぐかがポイントとなる。
化に伴いＳＷ越しＮＯ；Ｐ注入がセル−セル間分離領域
に注入されることをいかに防ぐかがポイントとなる。
【０００８】この発明は、メモリセルにおけるセル−セ
ル間分離領域へのＮ型イオンの注入による弊害を適切に
回避できる半導体装置の製造方法を得ようとするもので
ある。
ル間分離領域へのＮ型イオンの注入による弊害を適切に
回避できる半導体装置の製造方法を得ようとするもので
ある。
【０００９】
【課題を解決するための手段】第１の発明に係る半導体
装置の製造方法では、半導体基板にメモリセルを形成す
るにあたり、前記メモリセルのドレイン領域への所望な
イオン注入時にセル−セル間分離領域を含む前記メモリ
セルのドレイン領域へボロンイオンを注入する工程と、
セル−セル間分離領域を含む前記メモリセル部へＮ型イ
オンを注入する工程とを含み、セル−セル間分離領域に
おいて、酸化膜をつきぬけてＳｉ基板に到達した注入イ
オン種に対して、前記Ｎ型イオンの総量よりも前記ボロ
ン（Ｐ型）イオンの総量が多くなるように、注入エネル
ギおよびイオン注入量を選定するようにしたものであ
る。
装置の製造方法では、半導体基板にメモリセルを形成す
るにあたり、前記メモリセルのドレイン領域への所望な
イオン注入時にセル−セル間分離領域を含む前記メモリ
セルのドレイン領域へボロンイオンを注入する工程と、
セル−セル間分離領域を含む前記メモリセル部へＮ型イ
オンを注入する工程とを含み、セル−セル間分離領域に
おいて、酸化膜をつきぬけてＳｉ基板に到達した注入イ
オン種に対して、前記Ｎ型イオンの総量よりも前記ボロ
ン（Ｐ型）イオンの総量が多くなるように、注入エネル
ギおよびイオン注入量を選定するようにしたものであ
る。
【００１０】第２の発明に係る半導体装置の製造方法で
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、前記メモリセルのドレイン領
域への所望なイオン注入時にセル−セル間分離領域を含
む前記メモリセルのドレイン領域へボロンイオンを注入
する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型
イオンを注入するとともにセル−セル間分離領域を含む
前記メモリセル部へＮ型イオンを注入する工程とを含
み、セル−セル間分離領域において、酸化膜をつきぬけ
てＳｉ基板に到達した注入イオン種に対して、前記Ｎ型
イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が
多くなるように、注入エネルギおよびイオン注入量を選
定するようにしたものである。
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、前記メモリセルのドレイン領
域への所望なイオン注入時にセル−セル間分離領域を含
む前記メモリセルのドレイン領域へボロンイオンを注入
する工程と、前記周辺Ｎｃｈトランジスタへ所望なＮ型
イオンを注入するとともにセル−セル間分離領域を含む
前記メモリセル部へＮ型イオンを注入する工程とを含
み、セル−セル間分離領域において、酸化膜をつきぬけ
てＳｉ基板に到達した注入イオン種に対して、前記Ｎ型
イオンの総量よりも前記ボロン（Ｐ型）イオンの総量が
多くなるように、注入エネルギおよびイオン注入量を選
定するようにしたものである。
【００１１】第３の発明に係る半導体装置の製造方法で
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、前記メモリセルのドレイン領
域への所望なイオン注入時にセル−セル間分離領域を含
む前記メモリセルのドレイン領域へボロンイオンを注入
する工程と、前記メモリセルおよび周辺Ｎｃｈトランジ
スタのゲートにサイドウォールを形成する工程と、前記
サイドウォールの形成後にサイドウォール越しに前記周
辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入する
とともにセル−セル間分離領域を含む前記メモリセル部
へＮ型イオンを注入する工程とを含み、セル−セル間分
離領域において、酸化膜をつきぬけてＳｉ基板に到達し
た注入イオン種に対して、前記Ｎ型イオンの総量よりも
前記ボロン（Ｐ型）イオンの総量が多くなるように、注
入エネルギおよびイオン注入量を選定するようにしたも
のである。
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、前記メモリセルのドレイン領
域への所望なイオン注入時にセル−セル間分離領域を含
む前記メモリセルのドレイン領域へボロンイオンを注入
する工程と、前記メモリセルおよび周辺Ｎｃｈトランジ
スタのゲートにサイドウォールを形成する工程と、前記
サイドウォールの形成後にサイドウォール越しに前記周
辺Ｎｃｈトランジスタ部へ所望なＮ型イオンを注入する
とともにセル−セル間分離領域を含む前記メモリセル部
へＮ型イオンを注入する工程とを含み、セル−セル間分
離領域において、酸化膜をつきぬけてＳｉ基板に到達し
た注入イオン種に対して、前記Ｎ型イオンの総量よりも
前記ボロン（Ｐ型）イオンの総量が多くなるように、注
入エネルギおよびイオン注入量を選定するようにしたも
のである。
【００１２】第４の発明に係る半導体装置の製造方法で
は、第１ないし第３の発明において、前記ボロンイオン
を注入する工程において、前記ボロンイオンとして前記
メモリセルのドレイン部にＰ+ ポケット構造を形成する
ためのボロンイオンを用いるようにしたものである。
は、第１ないし第３の発明において、前記ボロンイオン
を注入する工程において、前記ボロンイオンとして前記
メモリセルのドレイン部にＰ+ ポケット構造を形成する
ためのボロンイオンを用いるようにしたものである。
【００１３】第５の発明に係る半導体装置では、半導体
基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成
したものにおいて、コントロールゲートの下にストライ
プ状に形成されセル−セル間分離領域の分離絶縁膜上に
抜き部を有するフローティングゲートと、コントロール
ゲートのパターンをエッチングマスクとして利用して前
記フローティングゲートとともに前記フローティングゲ
ートの抜き部を介しエッチングされたフローティングゲ
ートおよびコントロールゲート間の絶縁膜と、コントロ
ールゲートのパターンを利用して少なくともメモリセル
ドレイン部のＳｉ活性領域が露出した状態で所望化イオ
ン注入が行われたメモリセルドレイン部と、前記メモリ
セルおよび周辺Ｎｃｈトランジスタのゲートに形成され
た絶縁膜からなるサイドウォールと、前記サイドウォー
ル越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈト
ランジスタと、Ｎ型イオンが注入されたセル−セル間分
離領域を含む前記メモリセル部とを備え、前記フローテ
ィングゲートの抜き部の寸法を前記サイドウォールの厚
さ寸法の２倍よりも狭く設定したものである。
基板にメモリセルおよび周辺Ｎｃｈトランジスタを形成
したものにおいて、コントロールゲートの下にストライ
プ状に形成されセル−セル間分離領域の分離絶縁膜上に
抜き部を有するフローティングゲートと、コントロール
ゲートのパターンをエッチングマスクとして利用して前
記フローティングゲートとともに前記フローティングゲ
ートの抜き部を介しエッチングされたフローティングゲ
ートおよびコントロールゲート間の絶縁膜と、コントロ
ールゲートのパターンを利用して少なくともメモリセル
ドレイン部のＳｉ活性領域が露出した状態で所望化イオ
ン注入が行われたメモリセルドレイン部と、前記メモリ
セルおよび周辺Ｎｃｈトランジスタのゲートに形成され
た絶縁膜からなるサイドウォールと、前記サイドウォー
ル越しに所望なＮ型イオン注入が行われた周辺Ｎｃｈト
ランジスタと、Ｎ型イオンが注入されたセル−セル間分
離領域を含む前記メモリセル部とを備え、前記フローテ
ィングゲートの抜き部の寸法を前記サイドウォールの厚
さ寸法の２倍よりも狭く設定したものである。
【００１４】第６の発明に係る半導体装置の製造方法で
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、コントロールゲートのパター
ンをエッチングマスクとして利用してコントロールゲー
トの下にストライプ状に形成されセル−セル間分離領域
の分離絶縁膜上に抜き部を有するフローティングゲート
とフローティングゲートおよびコントロールゲート間の
絶縁膜とのエッチングを行う工程、コントロールゲート
のパターンを利用して少なくともメモリセルドレイン部
のＳｉ活性領域が露出した状態でメモリセルドレイン部
に所望なイオン注入を行う工程、前記メモリセルおよび
周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイド
ウォールを形成する工程、前記サイドウォール形成後に
サイドウォール越しに前記周辺Ｎｃｈトランジスタへ所
望なＮ型イオンを注入するとともにセル−セル間分離領
域を含む前記メモリセル部へＮ型イオンを注入する工程
を含み、前記フローティングゲートの抜き部の寸法を前
記サイドウォールの厚さ寸法の２倍よりも狭く設定し、
前記サイドウォール形成時の絶縁膜により前記フローテ
ィングゲートの抜き部を介してエッチングされた前記セ
ル−セル間分離領域の分離膜を埋め込むようにしたもの
である。
は、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、コントロールゲートのパター
ンをエッチングマスクとして利用してコントロールゲー
トの下にストライプ状に形成されセル−セル間分離領域
の分離絶縁膜上に抜き部を有するフローティングゲート
とフローティングゲートおよびコントロールゲート間の
絶縁膜とのエッチングを行う工程、コントロールゲート
のパターンを利用して少なくともメモリセルドレイン部
のＳｉ活性領域が露出した状態でメモリセルドレイン部
に所望なイオン注入を行う工程、前記メモリセルおよび
周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイド
ウォールを形成する工程、前記サイドウォール形成後に
サイドウォール越しに前記周辺Ｎｃｈトランジスタへ所
望なＮ型イオンを注入するとともにセル−セル間分離領
域を含む前記メモリセル部へＮ型イオンを注入する工程
を含み、前記フローティングゲートの抜き部の寸法を前
記サイドウォールの厚さ寸法の２倍よりも狭く設定し、
前記サイドウォール形成時の絶縁膜により前記フローテ
ィングゲートの抜き部を介してエッチングされた前記セ
ル−セル間分離領域の分離膜を埋め込むようにしたもの
である。
【００１５】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１ないし図３について説明する。図１
は、この発明による実施の形態における半導体装置の構
成に関し、セル−セル間分離領域の酸化膜残膜を示すも
のである。図２は、この発明による実施の形態における
半導体装置のメモリセル形成工程を示す上面図である。
施の形態１を図１ないし図３について説明する。図１
は、この発明による実施の形態における半導体装置の構
成に関し、セル−セル間分離領域の酸化膜残膜を示すも
のである。図２は、この発明による実施の形態における
半導体装置のメモリセル形成工程を示す上面図である。
【００１６】図１（ａ）は半導体装置の上面図、図１
（ｂ）は図１（ａ）のＡ−Ａ’線における断面図、図１
（ｃ）は図１（ａ）のＢ−Ｂ’線における断面図、図１
（ｄ）はＮＯＲ型アレイ構成を示す接続図である。図１
において、１は半導体基板、２はメモリセル部、３はセ
ル−セル間分離領域の酸化絶縁膜、３ａは酸化絶縁膜３
のエッチングによる残膜部分である。
（ｂ）は図１（ａ）のＡ−Ａ’線における断面図、図１
（ｃ）は図１（ａ）のＢ−Ｂ’線における断面図、図１
（ｄ）はＮＯＲ型アレイ構成を示す接続図である。図１
において、１は半導体基板、２はメモリセル部、３はセ
ル−セル間分離領域の酸化絶縁膜、３ａは酸化絶縁膜３
のエッチングによる残膜部分である。
【００１７】図１に示す半導体装置構造は、図２に示す
各工程により構成される。まず、１）ＦＬ工程におい
て、半導体基板１上にＳｉ活性領域（Ａ／Ａ：ａｃｔｉ
ｖｅ ａｒｅａ）４が形成される。次に、２）ＦＧ工程
において、半導体基板上にフローティングゲート（Ｆ
Ｇ）５のパターニングが行われる。また、この２）ＦＧ
工程の後に、フローティングゲート（ＦＧ）５上にＯＮ
Ｏ膜からなる絶縁膜の形成が行われる。このＯＮＯ膜形
成工程は、図２において省略されている。さらに、３）
１Ｇ工程において、Ｓｉ活性領域４およびフローティン
グゲート（ＦＧ）５を跨いで半導体基板１上にコントロ
ールゲート（ＣＧ）６のパターニングが行われる。そし
て、４）ＭＧ工程において、コントロールゲート（Ｃ
Ｇ）６をマスクとするソース／ドレイン部のＯＮＯ膜お
よびフローティングゲート（ＦＧ）のエッチングが行わ
れる。
各工程により構成される。まず、１）ＦＬ工程におい
て、半導体基板１上にＳｉ活性領域（Ａ／Ａ：ａｃｔｉ
ｖｅ ａｒｅａ）４が形成される。次に、２）ＦＧ工程
において、半導体基板上にフローティングゲート（Ｆ
Ｇ）５のパターニングが行われる。また、この２）ＦＧ
工程の後に、フローティングゲート（ＦＧ）５上にＯＮ
Ｏ膜からなる絶縁膜の形成が行われる。このＯＮＯ膜形
成工程は、図２において省略されている。さらに、３）
１Ｇ工程において、Ｓｉ活性領域４およびフローティン
グゲート（ＦＧ）５を跨いで半導体基板１上にコントロ
ールゲート（ＣＧ）６のパターニングが行われる。そし
て、４）ＭＧ工程において、コントロールゲート（Ｃ
Ｇ）６をマスクとするソース／ドレイン部のＯＮＯ膜お
よびフローティングゲート（ＦＧ）のエッチングが行わ
れる。
【００１８】上記のような図２に示す各工程の後、コン
トロールゲート（ＣＧ）のパターンを利用して、少なく
ともセルドレイン部のＳｉ活性領域が露出した状態でメ
モリセルドレイン部に所望なイオン注入が行われ、か
つ、メモリセルトランジスタおよび周辺トランジスタゲ
ートへのサイドウォール（ＳＷ）スペーサ形成後に、周
辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われ
る際に、メモリセル部にも同じＮ型イオン注入が同時に
打ち込まれるものである。
トロールゲート（ＣＧ）のパターンを利用して、少なく
ともセルドレイン部のＳｉ活性領域が露出した状態でメ
モリセルドレイン部に所望なイオン注入が行われ、か
つ、メモリセルトランジスタおよび周辺トランジスタゲ
ートへのサイドウォール（ＳＷ）スペーサ形成後に、周
辺Ｎｃｈトランジスタに所望なＮ型イオン注入が行われ
る際に、メモリセル部にも同じＮ型イオン注入が同時に
打ち込まれるものである。
【００１９】このように、この発明による実施の形態１
は、次のようなフラッシュメモリの製造方法に関するも
のである。 ａ）コントロールゲート（ＣＧ）のパターンをエッチン
グマスクとして利用して、コントロールゲート（ＣＧ）
の下にストライプ状に形成されたフローティングゲート
（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチン
グするようなプロセスフローを有する（ＦＧストライプ
パターンはセル−セル間の分離酸化膜上に抜き部を有す
る）。 ｂ）ＣＧパターンを利用して、少なくともセルドレイン
部のＳｉ活性領域が露出した状態でメモリセルドレイン
部に所望なイオン注入が行われる ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペー
サ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオ
ン注入が行われる際に、メモリセル部にも同じ注入が打
ち込まれるようなメモリセル形成フローを有する。
は、次のようなフラッシュメモリの製造方法に関するも
のである。 ａ）コントロールゲート（ＣＧ）のパターンをエッチン
グマスクとして利用して、コントロールゲート（ＣＧ）
の下にストライプ状に形成されたフローティングゲート
（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチン
グするようなプロセスフローを有する（ＦＧストライプ
パターンはセル−セル間の分離酸化膜上に抜き部を有す
る）。 ｂ）ＣＧパターンを利用して、少なくともセルドレイン
部のＳｉ活性領域が露出した状態でメモリセルドレイン
部に所望なイオン注入が行われる ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペー
サ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオ
ン注入が行われる際に、メモリセル部にも同じ注入が打
ち込まれるようなメモリセル形成フローを有する。
【００２０】そして、この発明による実施の形態１で
は、上記ｂ）のメモリセルドレイン部に所望なイオン注
入には、ドレイン部にＰ+ ｐｏｃｋｅｔ構造を形成する
ボロンイオンが含まれており、上記ボロンイオンを含ん
だ注入を行う際の注入エネルギーに対して、ＳＷ越しに
上記ｃ）で追加注入されるＮ型イオン種の注入エネルギ
ーによって決まるシリコン酸化膜への注入深さ（プロジ
ェクションレンジ）よりも（シリコン基板深さ方向に対
して）ボロンを含んだ注入の注入深さの方が大きな値と
なるように注入エネルギーを選んだことにより分離酸化
膜下のシリコン基板に該ボロンイオンが注入され、この
結果、上記ｃ）で注入されるＮ型イオン種のうち分離酸
化膜を突き抜けるシリコン基板にまで達するイオンの総
量よりもボロンイオンの総量が多くなることにより、該
分離領域がＮ型反転することが無いことを特徴とするフ
ラッシュメモリの製造方法を提供するものである。
は、上記ｂ）のメモリセルドレイン部に所望なイオン注
入には、ドレイン部にＰ+ ｐｏｃｋｅｔ構造を形成する
ボロンイオンが含まれており、上記ボロンイオンを含ん
だ注入を行う際の注入エネルギーに対して、ＳＷ越しに
上記ｃ）で追加注入されるＮ型イオン種の注入エネルギ
ーによって決まるシリコン酸化膜への注入深さ（プロジ
ェクションレンジ）よりも（シリコン基板深さ方向に対
して）ボロンを含んだ注入の注入深さの方が大きな値と
なるように注入エネルギーを選んだことにより分離酸化
膜下のシリコン基板に該ボロンイオンが注入され、この
結果、上記ｃ）で注入されるＮ型イオン種のうち分離酸
化膜を突き抜けるシリコン基板にまで達するイオンの総
量よりもボロンイオンの総量が多くなることにより、該
分離領域がＮ型反転することが無いことを特徴とするフ
ラッシュメモリの製造方法を提供するものである。
【００２１】この実施の形態では、ＭＧ工程にてＣＧパ
ターンをマスクとしてＦＧがパターニングされた状態
で、少なくともメモリドレイン領域にメモリセルドレイ
ンに所望なイオン注入を行う際、ボロンイオン注入を行
う。
ターンをマスクとしてＦＧがパターニングされた状態
で、少なくともメモリドレイン領域にメモリセルドレイ
ンに所望なイオン注入を行う際、ボロンイオン注入を行
う。
【００２２】サイドウォール（ＳＷ）越しのＮ型注入と
してＡｓ／Ｐを考える。仮に、注入エネルギとして４０
ＫｅＶ程度を想定し、かつ、注入量としてはＡｓ；〜１
Ｅ１５ｃｍ-2オーダー、Ｐ；〜１Ｅ１４ｃｍ-2オーダー
を想定する。Ａｓ，Ｐの酸化膜に対するプロジェクショ
ンレンジは、次の通りである。 Ａｓ；Ｒｐ＝０．０２２ｕｍ，ΔＲｐ＝０．００７ｕ
ｍ，Ｐ；Ｒｐ＝０．０３９ｕｍ，ΔＲｐ＝０．０１５ｕ
ｍ ここで、Ｒｐ，ΔＲｐは、注入されたイオンが注入され
た膜中で正規分布すると考えた際の中心分布がＲｐであ
り、拡がりがΔＲｐであると近似的に考えることができ
る。注入突き抜けが懸念されるセル−セル間分離膜厚
（図１：Ｂ−Ｂ断面の“ｄ”）として、〜０．０８０ｕ
ｍの酸化膜残膜厚を想定した場合、Ａｓでは８σ以上を
確保できているためイオン突き抜けは無視できる。一
方、Ｐでは〜２．７σとなる。したがって、注入１Ｅ１
４ｃｍ-2から２桁程度少ない量のイオン、即ち１Ｅ１２
ｃｍ-2オーダーのイオンが分離酸化膜下のシリコン基板
に注入されてしまい、分離部がＮ型反転することが考え
られる。
してＡｓ／Ｐを考える。仮に、注入エネルギとして４０
ＫｅＶ程度を想定し、かつ、注入量としてはＡｓ；〜１
Ｅ１５ｃｍ-2オーダー、Ｐ；〜１Ｅ１４ｃｍ-2オーダー
を想定する。Ａｓ，Ｐの酸化膜に対するプロジェクショ
ンレンジは、次の通りである。 Ａｓ；Ｒｐ＝０．０２２ｕｍ，ΔＲｐ＝０．００７ｕ
ｍ，Ｐ；Ｒｐ＝０．０３９ｕｍ，ΔＲｐ＝０．０１５ｕ
ｍ ここで、Ｒｐ，ΔＲｐは、注入されたイオンが注入され
た膜中で正規分布すると考えた際の中心分布がＲｐであ
り、拡がりがΔＲｐであると近似的に考えることができ
る。注入突き抜けが懸念されるセル−セル間分離膜厚
（図１：Ｂ−Ｂ断面の“ｄ”）として、〜０．０８０ｕ
ｍの酸化膜残膜厚を想定した場合、Ａｓでは８σ以上を
確保できているためイオン突き抜けは無視できる。一
方、Ｐでは〜２．７σとなる。したがって、注入１Ｅ１
４ｃｍ-2から２桁程度少ない量のイオン、即ち１Ｅ１２
ｃｍ-2オーダーのイオンが分離酸化膜下のシリコン基板
に注入されてしまい、分離部がＮ型反転することが考え
られる。
【００２３】そこで、この実施の形態を適用する。例え
ば、シリコン基板に垂直な向きで２０ＫｅＶのエネルギ
にて１Ｅ１４ｃｍ -2程度の注入を行うとする。このボロ
ン注入の酸化膜に対する注入深さ（プロジェクションレ
ンジ）は一般的な文献から次の通りとされる。 Ｒｐ＝０．０６２ｕｍ，ΔＲｐ＝０．０２５ｕｍ したがって、セル−セル間分離領域でＦＧスペースによ
り更に薄くなった酸化膜分離の膜厚（図１：Ｂ’−Ｂ’
断面の“ｄ”）がＲｐ＋３ΔＲｐ＝０．０８０ｕｍ（８
００Å）程度であった場合、０．７σ程度しか阻止能は
なく、前記ボロン注入であればその〜１５％程度が酸化
膜を突き抜けてシリコン基板まで到達する。すなわち、
このボロン注入により〜１．５Ｅ１３ｃｍ-2程度のＰ型
イオン膜がセル−セル間分離として追加注入されること
になる。したがって、後工程にてＳＷ越の周辺のＮｃｈ
ＴｒＳ／Ｄ注入に所望なイオン注入が行われ、かつ、そ
の一部がセル−セル間分離でイオン注入阻止能力が３σ
以下程度であり、セル−セル間分離部にＮ型イオン種が
注入されたとしても、本アイデアによればそれ以上のＰ
型イオン種を追加注入できることになり、分離部がＮ型
反転することはない。
ば、シリコン基板に垂直な向きで２０ＫｅＶのエネルギ
にて１Ｅ１４ｃｍ -2程度の注入を行うとする。このボロ
ン注入の酸化膜に対する注入深さ（プロジェクションレ
ンジ）は一般的な文献から次の通りとされる。 Ｒｐ＝０．０６２ｕｍ，ΔＲｐ＝０．０２５ｕｍ したがって、セル−セル間分離領域でＦＧスペースによ
り更に薄くなった酸化膜分離の膜厚（図１：Ｂ’−Ｂ’
断面の“ｄ”）がＲｐ＋３ΔＲｐ＝０．０８０ｕｍ（８
００Å）程度であった場合、０．７σ程度しか阻止能は
なく、前記ボロン注入であればその〜１５％程度が酸化
膜を突き抜けてシリコン基板まで到達する。すなわち、
このボロン注入により〜１．５Ｅ１３ｃｍ-2程度のＰ型
イオン膜がセル−セル間分離として追加注入されること
になる。したがって、後工程にてＳＷ越の周辺のＮｃｈ
ＴｒＳ／Ｄ注入に所望なイオン注入が行われ、かつ、そ
の一部がセル−セル間分離でイオン注入阻止能力が３σ
以下程度であり、セル−セル間分離部にＮ型イオン種が
注入されたとしても、本アイデアによればそれ以上のＰ
型イオン種を追加注入できることになり、分離部がＮ型
反転することはない。
【００２４】この実施の形態にかかるＰ型イオン注入は
ＣＨＥ（Ｃｈｅｍｉｃａｌ ＨｏｔＥｌｅｃｔｒｏｎ）
によりＦＧへの電子注入を行うようなフラッシュメモリ
においてＣＨＥ注入効率を稼ぐために設けることが知ら
れているｐ＋ｐｏｃｋｅｔ形成の注入と兼ねるように注
入を行えばよい。この結果、今後の素子微細化において
も余計な注入工程を増やすことなく、かつ、安定したセ
ル−セル間分離形成が可能となる。
ＣＨＥ（Ｃｈｅｍｉｃａｌ ＨｏｔＥｌｅｃｔｒｏｎ）
によりＦＧへの電子注入を行うようなフラッシュメモリ
においてＣＨＥ注入効率を稼ぐために設けることが知ら
れているｐ＋ｐｏｃｋｅｔ形成の注入と兼ねるように注
入を行えばよい。この結果、今後の素子微細化において
も余計な注入工程を増やすことなく、かつ、安定したセ
ル−セル間分離形成が可能となる。
【００２５】この発明による実施の形態１によれば、半
導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを
形成するにあたり、前記メモリセルのドレイン領域への
所望なイオン注入時にセル−セル間分離領域を含む前記
メモリセルのドレイン領域へボロンイオンを注入する工
程と、前記メモリセルおよび周辺Ｎｃｈトランジスタの
ゲートにサイドウォールを形成する工程と、前記サイド
ウォールの形成後にサイドウォール越しに前記周辺Ｎｃ
ｈトランジスタ部へ所望なＮ型イオンを注入するととも
にセル−セル間分離領域を含む前記メモリセル部へＮ型
イオンを注入する工程とを含み、前記メモリセルのドレ
イン領域へボロンイオンを注入するのに前記メモリセル
のドレイン部にＰ+ ポケット構造を形成するためのボロ
ンイオンを用いるとともに、セル−セル間分離領域にお
いて、酸化膜をつきぬけてＳｉ基板に到達した注入イオ
ン種に対して、前記Ｎ型イオンの総量よりも前記ボロン
（Ｐ型）イオンの総量が多くなるように、注入エネルギ
およびイオン注入量を選定するようにしたので、メモリ
セルにおけるセル−セル間分離領域へのＮ型イオンの注
入による弊害を適切に回避できる半導体装置の製造方法
を得ることができる。
導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを
形成するにあたり、前記メモリセルのドレイン領域への
所望なイオン注入時にセル−セル間分離領域を含む前記
メモリセルのドレイン領域へボロンイオンを注入する工
程と、前記メモリセルおよび周辺Ｎｃｈトランジスタの
ゲートにサイドウォールを形成する工程と、前記サイド
ウォールの形成後にサイドウォール越しに前記周辺Ｎｃ
ｈトランジスタ部へ所望なＮ型イオンを注入するととも
にセル−セル間分離領域を含む前記メモリセル部へＮ型
イオンを注入する工程とを含み、前記メモリセルのドレ
イン領域へボロンイオンを注入するのに前記メモリセル
のドレイン部にＰ+ ポケット構造を形成するためのボロ
ンイオンを用いるとともに、セル−セル間分離領域にお
いて、酸化膜をつきぬけてＳｉ基板に到達した注入イオ
ン種に対して、前記Ｎ型イオンの総量よりも前記ボロン
（Ｐ型）イオンの総量が多くなるように、注入エネルギ
およびイオン注入量を選定するようにしたので、メモリ
セルにおけるセル−セル間分離領域へのＮ型イオンの注
入による弊害を適切に回避できる半導体装置の製造方法
を得ることができる。
【００２６】実施の形態２．この発明による実施の形態
２を図３について説明する。図３は実施の形態２におけ
る構成を従来技術と対比して示す工程図である。この実
施の形態２において、ここで説明する特有の構成，製造
方法および作用については、実施の形態１におけると同
様の構成および製造方法を有し、同様の作用を奏するも
のである。
２を図３について説明する。図３は実施の形態２におけ
る構成を従来技術と対比して示す工程図である。この実
施の形態２において、ここで説明する特有の構成，製造
方法および作用については、実施の形態１におけると同
様の構成および製造方法を有し、同様の作用を奏するも
のである。
【００２７】この発明による実施の形態２は、次のよう
なフラッシュメモリの製造方法に関するものである。 ａ）コントロールゲート（ＣＧ）のパターンをエッチン
グマスクとして利用して、コントロールゲート（ＣＧ）
の下にストライプ状に形成されたフローティングゲート
（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチン
グするようなプロセスフローを有する（ＦＧストライプ
パターンはセル−セル間の分離酸化膜上に抜き部を有す
る）。 ｂ）ＣＧパターンを利用して、少なくともセルドレイン
部のＳｉ活性領域が露出した状態でメモリセルドレイン
部に所望なイオン注入が行われる。 ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペー
サ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオ
ン注入が行われる際に、メモリセル部にも同じ注入が打
ち込まれるようなメモリセル形成フローを有する。
なフラッシュメモリの製造方法に関するものである。 ａ）コントロールゲート（ＣＧ）のパターンをエッチン
グマスクとして利用して、コントロールゲート（ＣＧ）
の下にストライプ状に形成されたフローティングゲート
（ＦＧ）、および、ＦＧ／ＣＧ間のＯＮＯ膜をエッチン
グするようなプロセスフローを有する（ＦＧストライプ
パターンはセル−セル間の分離酸化膜上に抜き部を有す
る）。 ｂ）ＣＧパターンを利用して、少なくともセルドレイン
部のＳｉ活性領域が露出した状態でメモリセルドレイン
部に所望なイオン注入が行われる。 ｃ）かつ、トランジスタサイドウォール（ＳＷ）スペー
サ−形成後に周辺Ｎｃｈトランジスタに所望なＮ型イオ
ン注入が行われる際に、メモリセル部にも同じ注入が打
ち込まれるようなメモリセル形成フローを有する。
【００２８】そして、この実施の形態２では、上記ａ）
で形成されているＦＧストライプライブパターンの抜き
寸法が、上記ｃ）で形成されるサイドウォール幅の２倍
よりも狭いことを特徴とするものである。
で形成されているＦＧストライプライブパターンの抜き
寸法が、上記ｃ）で形成されるサイドウォール幅の２倍
よりも狭いことを特徴とするものである。
【００２９】この実施の形態では、ＦＧ抜きスペース幅
をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さ
の２倍より狭く形成することにより、ＮＯ注入時に問題
となるセル−セル間分離領域部がサイドウォール（Ｓ
Ｗ）形成時の絶縁膜で埋められ、注入マスクとなる酸化
膜厚が実効的に厚くなることを特徴とする。
をＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の厚さ
の２倍より狭く形成することにより、ＮＯ注入時に問題
となるセル−セル間分離領域部がサイドウォール（Ｓ
Ｗ）形成時の絶縁膜で埋められ、注入マスクとなる酸化
膜厚が実効的に厚くなることを特徴とする。
【００３０】図３に、この発明にかかるメモリセル構造
のＳＷ形成前後でのセル−セル間分離領域における絶縁
膜３の窪み部分３ａを示す。従来、抜き寸法（図中；
Ｓ）とＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の
厚さ（図中；Ｌ）は特に規定がなく、ＳＷ形成によりこ
の部分が埋まりきることはなかった。
のＳＷ形成前後でのセル−セル間分離領域における絶縁
膜３の窪み部分３ａを示す。従来、抜き寸法（図中；
Ｓ）とＳＷ幅すなわちサイドウォール（ＳＷ）絶縁膜の
厚さ（図中；Ｌ）は特に規定がなく、ＳＷ形成によりこ
の部分が埋まりきることはなかった。
【００３１】この発明では、ＦＧ抜き寸法をＳＷ幅すな
わちサイドウォール（ＳＷ）絶縁膜の厚さの２倍よりも
狭く形成することにより、ＳＷ形成の絶縁膜（酸化膜ま
たは窒化膜）でこの部分がほぼ埋まりきる。したがっ
て、セル微細化に伴いセル−セル間分離領域のＦＧ抜き
部酸化膜が薄くなっても、ＳＷ形成時に埋められること
により、実質的に酸化膜残膜厚が厚くなる。このため、
後のＮＯ；Ｐ注入などのＮ型イオン種の注入ストッパ膜
厚が厚くなり、セル−セル間分離部への注入が阻止でき
る。
わちサイドウォール（ＳＷ）絶縁膜の厚さの２倍よりも
狭く形成することにより、ＳＷ形成の絶縁膜（酸化膜ま
たは窒化膜）でこの部分がほぼ埋まりきる。したがっ
て、セル微細化に伴いセル−セル間分離領域のＦＧ抜き
部酸化膜が薄くなっても、ＳＷ形成時に埋められること
により、実質的に酸化膜残膜厚が厚くなる。このため、
後のＮＯ；Ｐ注入などのＮ型イオン種の注入ストッパ膜
厚が厚くなり、セル−セル間分離部への注入が阻止でき
る。
【００３２】この発明による実施の形態２によれば、半
導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを
形成したものにおいて、コントロールゲートの下にスト
ライプ状に形成されセル−セル間分離領域の分離絶縁膜
上に抜き部を有するフローティングゲートと、コントロ
ールゲートのパターンをエッチングマスクとして利用し
て前記フローティングゲートとともに前記フローティン
グゲートの抜き部を介しエッチングされたフローティン
グゲートおよびコントロールゲート間の絶縁膜と、コン
トロールゲートのパターンを利用して少なくともメモリ
セルドレイン部のＳｉ活性領域が露出した状態で所望化
イオン注入が行われたメモリセルドレイン部と、前記メ
モリセルおよび周辺Ｎｃｈトランジスタのゲートに形成
された絶縁膜からなるサイドウォールと、前記サイドウ
ォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃ
ｈトランジスタと、Ｎ型イオンが注入されたセル−セル
間分離領域を含む前記メモリセル部とを備え、前記フロ
ーティングゲートの抜き部の寸法を、前記サイドウォー
ルの厚さ寸法の２倍よりも狭く設定したので、前記サイ
ドウォール形成のための絶縁膜によって前記セル−セル
間分離領域の分離膜を埋め込むことにより、メモリセル
におけるセル−セル間分離領域へのＮ型イオンの注入に
よる弊害を適切に回避できる半導体装置を得ることがで
きる。
導体基板にメモリセルおよび周辺Ｎｃｈトランジスタを
形成したものにおいて、コントロールゲートの下にスト
ライプ状に形成されセル−セル間分離領域の分離絶縁膜
上に抜き部を有するフローティングゲートと、コントロ
ールゲートのパターンをエッチングマスクとして利用し
て前記フローティングゲートとともに前記フローティン
グゲートの抜き部を介しエッチングされたフローティン
グゲートおよびコントロールゲート間の絶縁膜と、コン
トロールゲートのパターンを利用して少なくともメモリ
セルドレイン部のＳｉ活性領域が露出した状態で所望化
イオン注入が行われたメモリセルドレイン部と、前記メ
モリセルおよび周辺Ｎｃｈトランジスタのゲートに形成
された絶縁膜からなるサイドウォールと、前記サイドウ
ォール越しに所望なＮ型イオン注入が行われた周辺Ｎｃ
ｈトランジスタと、Ｎ型イオンが注入されたセル−セル
間分離領域を含む前記メモリセル部とを備え、前記フロ
ーティングゲートの抜き部の寸法を、前記サイドウォー
ルの厚さ寸法の２倍よりも狭く設定したので、前記サイ
ドウォール形成のための絶縁膜によって前記セル−セル
間分離領域の分離膜を埋め込むことにより、メモリセル
におけるセル−セル間分離領域へのＮ型イオンの注入に
よる弊害を適切に回避できる半導体装置を得ることがで
きる。
【００３３】また、この発明による実施の形態２によれ
ば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、コントロールゲートのパター
ンをエッチングマスクとして利用してコントロールゲー
トの下にストライプ状に形成されセル−セル間分離領域
の分離絶縁膜上に抜き部を有するフローティングゲート
とフローティングゲートおよびコントロールゲート間の
絶縁膜とのエッチングを行う工程、コントロールゲート
のパターンを利用して少なくともメモリセルドレイン部
のＳｉ活性領域が露出した状態でメモリセルドレイン部
に所望なイオン注入を行う工程、前記メモリセルおよび
周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイド
ウォールを形成する工程、前記サイドウォール形成後に
サイドウォール越しに前記周辺Ｎｃｈトランジスタへ所
望なＮ型イオンを注入するとともにセル−セル間分離領
域を含む前記メモリセル部へＮ型イオンを注入する工程
を含み、前記フローティングゲートの抜き部の寸法を前
記サイドウォールの厚さ寸法の２倍よりも狭く設定し、
前記サイドウォール形成時の絶縁膜により前記フローテ
ィングゲートの抜き部を介してエッチングされた前記セ
ル−セル間分離領域の分離膜を埋め込むようにしたの
で、前記サイドウォール形成時の絶縁膜によって前記セ
ル−セル間分離領域の分離膜を埋め込むことにより、メ
モリセルにおけるセル−セル間分離領域へのＮ型イオン
の注入による弊害を適切に回避できる半導体装置の製造
方法を得ることができる。
ば、半導体基板にメモリセルおよび周辺Ｎｃｈトランジ
スタを形成するにあたり、コントロールゲートのパター
ンをエッチングマスクとして利用してコントロールゲー
トの下にストライプ状に形成されセル−セル間分離領域
の分離絶縁膜上に抜き部を有するフローティングゲート
とフローティングゲートおよびコントロールゲート間の
絶縁膜とのエッチングを行う工程、コントロールゲート
のパターンを利用して少なくともメモリセルドレイン部
のＳｉ活性領域が露出した状態でメモリセルドレイン部
に所望なイオン注入を行う工程、前記メモリセルおよび
周辺Ｎｃｈトランジスタのゲートに絶縁膜によりサイド
ウォールを形成する工程、前記サイドウォール形成後に
サイドウォール越しに前記周辺Ｎｃｈトランジスタへ所
望なＮ型イオンを注入するとともにセル−セル間分離領
域を含む前記メモリセル部へＮ型イオンを注入する工程
を含み、前記フローティングゲートの抜き部の寸法を前
記サイドウォールの厚さ寸法の２倍よりも狭く設定し、
前記サイドウォール形成時の絶縁膜により前記フローテ
ィングゲートの抜き部を介してエッチングされた前記セ
ル−セル間分離領域の分離膜を埋め込むようにしたの
で、前記サイドウォール形成時の絶縁膜によって前記セ
ル−セル間分離領域の分離膜を埋め込むことにより、メ
モリセルにおけるセル−セル間分離領域へのＮ型イオン
の注入による弊害を適切に回避できる半導体装置の製造
方法を得ることができる。
【００３４】
【発明の効果】第１の発明によれば、半導体基板にメモ
リセルを形成するにあたり、前記メモリセルのドレイン
領域への所望なイオン注入時にセル−セル間分離領域を
含む前記メモリセルのドレイン領域へボロンイオンを注
入する工程と、セル−セル間分離領域を含む前記メモリ
セル部へＮ型イオンを注入する工程とを含み、セル−セ
ル間分離領域において、酸化膜をつきぬけてＳｉ基板に
到達した注入イオン種に対して、前記Ｎ型イオンの総量
よりも前記ボロン（Ｐ型）イオンの総量が多くなるよう
に、注入エネルギおよびイオン注入量を選定するように
したので、メモリセルにおけるセル−セル間分離領域へ
のＮ型イオンの注入による弊害を適切に回避できる半導
体装置の製造方法を得ることができる。
リセルを形成するにあたり、前記メモリセルのドレイン
領域への所望なイオン注入時にセル−セル間分離領域を
含む前記メモリセルのドレイン領域へボロンイオンを注
入する工程と、セル−セル間分離領域を含む前記メモリ
セル部へＮ型イオンを注入する工程とを含み、セル−セ
ル間分離領域において、酸化膜をつきぬけてＳｉ基板に
到達した注入イオン種に対して、前記Ｎ型イオンの総量
よりも前記ボロン（Ｐ型）イオンの総量が多くなるよう
に、注入エネルギおよびイオン注入量を選定するように
したので、メモリセルにおけるセル−セル間分離領域へ
のＮ型イオンの注入による弊害を適切に回避できる半導
体装置の製造方法を得ることができる。
【００３５】第２の発明によれば、半導体基板にメモリ
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、前記メモリセルのドレイン領域への所望なイオン注
入時にセル−セル間分離領域を含む前記メモリセルのド
レイン領域へボロンイオンを注入する工程と、前記周辺
Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとと
もにセル−セル間分離領域を含む前記メモリセル部へＮ
型イオンを注入する工程とを含み、セル−セル間分離領
域において、酸化膜をつきぬけてＳｉ基板に到達した注
入イオン種に対して、前記Ｎ型イオンの総量よりも前記
ボロン（Ｐ型）イオンの総量が多くなるように、注入エ
ネルギおよびイオン注入量を選定するようにしたので、
メモリセルにおけるセル−セル間分離領域へのＮ型イオ
ンの注入による弊害を適切に回避できる半導体装置の製
造方法を得ることができる。
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、前記メモリセルのドレイン領域への所望なイオン注
入時にセル−セル間分離領域を含む前記メモリセルのド
レイン領域へボロンイオンを注入する工程と、前記周辺
Ｎｃｈトランジスタへ所望なＮ型イオンを注入するとと
もにセル−セル間分離領域を含む前記メモリセル部へＮ
型イオンを注入する工程とを含み、セル−セル間分離領
域において、酸化膜をつきぬけてＳｉ基板に到達した注
入イオン種に対して、前記Ｎ型イオンの総量よりも前記
ボロン（Ｐ型）イオンの総量が多くなるように、注入エ
ネルギおよびイオン注入量を選定するようにしたので、
メモリセルにおけるセル−セル間分離領域へのＮ型イオ
ンの注入による弊害を適切に回避できる半導体装置の製
造方法を得ることができる。
【００３６】第３の発明によれば、半導体基板にメモリ
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、前記メモリセルのドレイン領域への所望なイオン注
入時にセル−セル間分離領域を含む前記メモリセルのド
レイン領域へボロンイオンを注入する工程と、前記メモ
リセルおよび周辺Ｎｃｈトランジスタのゲートにサイド
ウォールを形成する工程と、前記サイドウォールの形成
後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ
部へ所望なＮ型イオンを注入するとともにセル−セル間
分離領域を含む前記メモリセル部へＮ型イオンを注入す
る工程とを含み、セル−セル間分離領域において、酸化
膜をつきぬけてＳｉ基板に到達した注入イオン種に対し
て、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イ
オンの総量が多くなるように、注入エネルギおよびイオ
ン注入量を選定するようにしたので、メモリセルにおけ
るセル−セル間分離領域へのＮ型イオンの注入による弊
害を適切に回避できる半導体装置の製造方法を得ること
ができる。
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、前記メモリセルのドレイン領域への所望なイオン注
入時にセル−セル間分離領域を含む前記メモリセルのド
レイン領域へボロンイオンを注入する工程と、前記メモ
リセルおよび周辺Ｎｃｈトランジスタのゲートにサイド
ウォールを形成する工程と、前記サイドウォールの形成
後にサイドウォール越しに前記周辺Ｎｃｈトランジスタ
部へ所望なＮ型イオンを注入するとともにセル−セル間
分離領域を含む前記メモリセル部へＮ型イオンを注入す
る工程とを含み、セル−セル間分離領域において、酸化
膜をつきぬけてＳｉ基板に到達した注入イオン種に対し
て、前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イ
オンの総量が多くなるように、注入エネルギおよびイオ
ン注入量を選定するようにしたので、メモリセルにおけ
るセル−セル間分離領域へのＮ型イオンの注入による弊
害を適切に回避できる半導体装置の製造方法を得ること
ができる。
【００３７】第４の発明によれば、第１ないし第３の発
明において、前記ボロンイオンを注入する工程におい
て、前記ボロンイオンとして前記メモリセルのドレイン
部にＰ + ポケット構造を形成するためのボロンイオンを
用いるようにしたので、メモリセルにおけるセル−セル
間分離領域へのＮ型イオンの注入による弊害を適切に回
避できる半導体装置の製造方法を得ることができる。
明において、前記ボロンイオンを注入する工程におい
て、前記ボロンイオンとして前記メモリセルのドレイン
部にＰ + ポケット構造を形成するためのボロンイオンを
用いるようにしたので、メモリセルにおけるセル−セル
間分離領域へのＮ型イオンの注入による弊害を適切に回
避できる半導体装置の製造方法を得ることができる。
【００３８】第５の発明によれば、半導体基板にメモリ
セルおよび周辺Ｎｃｈトランジスタを形成したものにお
いて、コントロールゲートの下にストライプ状に形成さ
れセル−セル間分離領域の分離絶縁膜上に抜き部を有す
るフローティングゲートと、コントロールゲートのパタ
ーンをエッチングマスクとして利用して前記フローティ
ングゲートとともに前記フローティングゲートの抜き部
を介しエッチングされたフローティングゲートおよびコ
ントロールゲート間の絶縁膜と、コントロールゲートの
パターンを利用して少なくともメモリセルドレイン部の
Ｓｉ活性領域が露出した状態で所望化イオン注入が行わ
れたメモリセルドレイン部と、前記メモリセルおよび周
辺Ｎｃｈトランジスタのゲートに形成された絶縁膜から
なるサイドウォールと、前記サイドウォール越しに所望
なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタ
と、Ｎ型イオンが注入されたセル−セル間分離領域を含
む前記メモリセル部とを備え、前記フローティングゲー
トの抜き部の寸法を、前記サイドウォールの厚さ寸法の
２倍よりも狭く設定したので、前記サイドウォール形成
のための絶縁膜によって前記セル−セル間分離領域の分
離膜を埋め込むことにより、メモリセルにおけるセル−
セル間分離領域へのＮ型イオンの注入による弊害を適切
に回避できる半導体装置を得ることができる。
セルおよび周辺Ｎｃｈトランジスタを形成したものにお
いて、コントロールゲートの下にストライプ状に形成さ
れセル−セル間分離領域の分離絶縁膜上に抜き部を有す
るフローティングゲートと、コントロールゲートのパタ
ーンをエッチングマスクとして利用して前記フローティ
ングゲートとともに前記フローティングゲートの抜き部
を介しエッチングされたフローティングゲートおよびコ
ントロールゲート間の絶縁膜と、コントロールゲートの
パターンを利用して少なくともメモリセルドレイン部の
Ｓｉ活性領域が露出した状態で所望化イオン注入が行わ
れたメモリセルドレイン部と、前記メモリセルおよび周
辺Ｎｃｈトランジスタのゲートに形成された絶縁膜から
なるサイドウォールと、前記サイドウォール越しに所望
なＮ型イオン注入が行われた周辺Ｎｃｈトランジスタ
と、Ｎ型イオンが注入されたセル−セル間分離領域を含
む前記メモリセル部とを備え、前記フローティングゲー
トの抜き部の寸法を、前記サイドウォールの厚さ寸法の
２倍よりも狭く設定したので、前記サイドウォール形成
のための絶縁膜によって前記セル−セル間分離領域の分
離膜を埋め込むことにより、メモリセルにおけるセル−
セル間分離領域へのＮ型イオンの注入による弊害を適切
に回避できる半導体装置を得ることができる。
【００３９】第６の発明によれば、半導体基板にメモリ
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、コントロールゲートのパターンをエッチングマスク
として利用してコントロールゲートの下にストライプ状
に形成されセル−セル間分離領域の分離絶縁膜上に抜き
部を有するフローティングゲートとフローティングゲー
トおよびコントロールゲート間の絶縁膜とのエッチング
を行う工程、コントロールゲートのパターンを利用して
少なくともメモリセルドレイン部のＳｉ活性領域が露出
した状態でメモリセルドレイン部に所望なイオン注入を
行う工程、前記メモリセルおよび周辺Ｎｃｈトランジス
タのゲートに絶縁膜によりサイドウォールを形成する工
程、前記サイドウォール形成後にサイドウォール越しに
前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入
するとともにセル−セル間分離領域を含む前記メモリセ
ル部へＮ型イオンを注入する工程を含み、前記フローテ
ィングゲートの抜き部の寸法を前記サイドウォールの厚
さ寸法の２倍よりも狭く設定し、前記サイドウォール形
成時の絶縁膜により前記フローティングゲートの抜き部
を介してエッチングされた前記セル−セル間分離領域の
分離膜を埋め込むようにしたので、前記サイドウォール
形成時の絶縁膜によって前記セル−セル間分離領域の分
離膜を埋め込むことにより、メモリセルにおけるセル−
セル間分離領域へのＮ型イオンの注入による弊害を適切
に回避できる半導体装置の製造方法を得ることができ
る。
セルおよび周辺Ｎｃｈトランジスタを形成するにあた
り、コントロールゲートのパターンをエッチングマスク
として利用してコントロールゲートの下にストライプ状
に形成されセル−セル間分離領域の分離絶縁膜上に抜き
部を有するフローティングゲートとフローティングゲー
トおよびコントロールゲート間の絶縁膜とのエッチング
を行う工程、コントロールゲートのパターンを利用して
少なくともメモリセルドレイン部のＳｉ活性領域が露出
した状態でメモリセルドレイン部に所望なイオン注入を
行う工程、前記メモリセルおよび周辺Ｎｃｈトランジス
タのゲートに絶縁膜によりサイドウォールを形成する工
程、前記サイドウォール形成後にサイドウォール越しに
前記周辺Ｎｃｈトランジスタへ所望なＮ型イオンを注入
するとともにセル−セル間分離領域を含む前記メモリセ
ル部へＮ型イオンを注入する工程を含み、前記フローテ
ィングゲートの抜き部の寸法を前記サイドウォールの厚
さ寸法の２倍よりも狭く設定し、前記サイドウォール形
成時の絶縁膜により前記フローティングゲートの抜き部
を介してエッチングされた前記セル−セル間分離領域の
分離膜を埋め込むようにしたので、前記サイドウォール
形成時の絶縁膜によって前記セル−セル間分離領域の分
離膜を埋め込むことにより、メモリセルにおけるセル−
セル間分離領域へのＮ型イオンの注入による弊害を適切
に回避できる半導体装置の製造方法を得ることができ
る。
【図１】 この発明による実施の形態における構成を示
す構造図である。
す構造図である。
【図２】 この発明による実施の形態におけるメモリセ
ル形成工程を示す上面図である。
ル形成工程を示す上面図である。
【図３】 この発明による実施の形態２における構成を
従来技術と対比して示す工程図である。
従来技術と対比して示す工程図である。
１ 半導体基板、２ メモリセル部、３ セル−セル間
分離領域の酸化絶縁膜、３ａ 酸化絶縁膜残膜部分。
分離領域の酸化絶縁膜、３ａ 酸化絶縁膜残膜部分。
フロントページの続き Ｆターム(参考） 5F032 AA11 AC01 BB06 CA17 DA44 DA78 5F083 EP23 EP55 EP56 EP64 EP69 EP77 ER22 GA06 JA04 NA01 NA02 NA04 PR10 PR36 PR42 PR45 PR52 PR55 5F101 BA05 BA29 BA36 BB05 BD15 BD33 BD35 BD37 BD38 BE07 BF09 BH09 BH19
Claims (6)
- 【請求項１】 半導体基板にメモリセルを形成するにあ
たり、前記メモリセルのドレイン領域への所望なイオン
注入時にセル−セル間分離領域を含む前記メモリセルの
ドレイン領域へボロンイオンを注入する工程と、セル−
セル間分離領域を含む前記メモリセル部へＮ型イオンを
注入する工程とを含み、セル−セル間分離領域におい
て、酸化膜をつきぬけてＳｉ基板に到達した注入イオン
種に対して、前記Ｎ型イオンの総量よりも前記ボロン
（Ｐ型）イオンの総量が多くなるように、注入エネルギ
およびイオン注入量を選定するようにしたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成するにあたり、前記メモリセルの
ドレイン領域への所望なイオン注入時にセル−セル間分
離領域を含む前記メモリセルのドレイン領域へボロンイ
オンを注入する工程と、前記周辺Ｎｃｈトランジスタへ
所望なＮ型イオンを注入するとともにセル−セル間分離
領域を含む前記メモリセル部へＮ型イオンを注入する工
程とを含み、セル−セル間分離領域において、酸化膜を
つきぬけてＳｉ基板に到達した注入イオン種に対して、
前記Ｎ型イオンの総量よりも前記ボロン（Ｐ型）イオン
の総量が多くなるように、注入エネルギおよびイオン注
入量を選定するようにしたことを特徴とする半導体装置
の製造方法。 - 【請求項３】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成するにあたり、前記メモリセルの
ドレイン領域への所望なイオン注入時にセル−セル間分
離領域を含む前記メモリセルのドレイン領域へボロンイ
オンを注入する工程と、前記メモリセルおよび周辺Ｎｃ
ｈトランジスタのゲートにサイドウォールを形成する工
程と、前記サイドウォールの形成後にサイドウォール越
しに前記周辺Ｎｃｈトランジスタ部へ所望なＮ型イオン
を注入するとともにセル−セル間分離領域を含む前記メ
モリセル部へＮ型イオンを注入する工程とを含み、セル
−セル間分離領域において、酸化膜をつきぬけてＳｉ基
板に到達した注入イオン種に対して、前記Ｎ型イオンの
総量よりも前記ボロン（Ｐ型）イオンの総量が多くなる
ように、注入エネルギおよびイオン注入量を選定するよ
うにしたことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記ボロンイオンを注入する工程におい
て、前記ボロンイオンとして前記メモリセルのドレイン
部にＰ+ ポケット構造を形成するためのボロンイオンを
用いることを特徴とする請求項１ないし請求項３のいず
れかに記載の半導体装置の製造方法。 - 【請求項５】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成したものにおいて、コントロール
ゲートの下にストライプ状に形成されセル−セル間分離
領域の分離絶縁膜上に抜き部を有するフローティングゲ
ートと、コントロールゲートのパターンをエッチングマ
スクとして利用して前記フローティングゲートとともに
前記フローティングゲートの抜き部を介しエッチングさ
れたフローティングゲートおよびコントロールゲート間
の絶縁膜と、コントロールゲートのパターンを利用して
少なくともメモリセルドレイン部のＳｉ活性領域が露出
した状態で所望のイオン注入が行われたメモリセルドレ
イン部と、前記メモリセルおよび周辺Ｎｃｈトランジス
タのゲートに形成された絶縁膜からなるサイドウォール
と、前記サイドウォール越しに所望なＮ型イオン注入が
行われた周辺Ｎｃｈトランジスタと、Ｎ型イオンが注入
されたセル−セル間分離領域を含む前記メモリセル部と
を備え、前記フローティングゲートの抜き部の寸法を前
記サイドウォールの厚さ寸法の２倍よりも狭く設定した
ことを特徴とする半導体装置。 - 【請求項６】 半導体基板にメモリセルおよび周辺Ｎｃ
ｈトランジスタを形成するにあたり、コントロールゲー
トのパターンをエッチングマスクとして利用してコント
ロールゲートの下にストライプ状に形成されセル−セル
間分離領域の分離絶縁膜上に抜き部を有するフローティ
ングゲートとフローティングゲートおよびコントロール
ゲート間の絶縁膜とのエッチングを行う工程、コントロ
ールゲートのパターンを利用して少なくともメモリセル
ドレイン部のＳｉ活性領域が露出した状態でメモリセル
ドレイン部に所望なイオン注入を行う工程、前記メモリ
セルおよび周辺Ｎｃｈトランジスタのゲートに絶縁膜に
よりサイドウォールを形成する工程、前記サイドウォー
ル形成後にサイドウォール越しに前記周辺Ｎｃｈトラン
ジスタへ所望なＮ型イオンを注入するとともにセル−セ
ル間分離領域を含む前記メモリセル部へＮ型イオンを注
入する工程を含み、前記フローティングゲートの抜き部
の寸法を前記サイドウォールの厚さ寸法の２倍よりも狭
く設定し、前記サイドウォール形成時の絶縁膜により前
記フローティングゲートの抜き部を介してエッチングさ
れた前記セル−セル間分離領域の分離膜を埋め込むよう
にしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002313965A true JP2002313965A (ja) | 2002-10-25 |
| JP4637397B2 JP4637397B2 (ja) | 2011-02-23 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4637397B2 (ja) |
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