CN100452405C - 快闪存储器及其制造方法 - Google Patents

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Abstract

本发明涉及快闪存储器及其制造方法。该快闪存储器包括半导体衬底，该半导体衬底中具有：其中形成单元区域的第一区域、其中形成周边区域的第二区域，及形成于该单元区域与该周边区域的边界部分处的周边区域中的第三区域。该器件也包括形成于该第一区域中及该第三区域的预定区域中的三阱区域、形成于该第一区域中且具有第一深度的隔离膜、形成于该第二区域中且具有深于该隔离膜的该第一深度的第二深度的隔离膜，及堆迭于该第一区域的预定区域上的用于低电压的栅极氧化物膜及浮置栅极、堆迭于该第二区域的预定区域上的栅极氧化物膜及栅极。

Description

快闪存储器及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。更具体言的，本发明涉及快闪存储器及其制造方法。
背景技术
通常，随着与非(NAND)快闪存储器变小，在隔离膜形成工艺中，单元区域中的隔离膜的深度与周边区域中的隔离膜的深度必须彼此不同。
在单元区域与周边区域的边界部分处，隔离膜具有双重深度。在NAND快闪存储器中，在形成具有阱边界部分处的双重深度的隔离膜的状况下，产生以下问题。
首先，当形成单元区域及周边区域中每个所必需的隔离膜时，以双重方式蚀刻半导体衬底，从而导致对半导体衬底的损坏。因此，存在的问题在于：形成了漏电流路径从而增加了漏电流。
其次，在形成单元区域及周边区域中每个所需的隔离膜的工艺中，需要虚设有源区域(dummy active region)。该虚设有源区域形成于单元区域的阱区域边界部分处或深N阱内。然而，在器件的擦除操作中，寄生晶体管根据偏置状态(bias state)而形成于虚设有源区域中。这在降低器件的阈值电压方面变得有问题。
因此，存在着对能够解决由在单元区域及周边区域的边界部分处具有双重深度的隔离膜(isolation film)产生的问题的技术的需求。
发明内容
因此，鉴于上述问题而进行了本发明，且本发明的目的为提供一种快闪存储器及其制造方法，其中可避免由单元区域与周边区域的边界部分处的具有双重深度的隔离膜产生的问题。
为达成以上目的，根据本发明的一个方面，提供一种制造快闪存储器的方法，其包括提供半导体衬底，在该半导体衬底中具有其中形成单元区域的第一区域、其中形成周边区域的第二区域、及形成于该单元区域与该周边区域的边界部分处的周边区域中的第三区域。该方法进一步包括：进行离子注入工艺以在该第一区域的预定区域中形成三阱区域，其中该三阱区域的端部分也形成于该第三区域中；在第三区域的半导体衬底上形成用于高电压的栅极氧化物膜；在第一区域及第三区域的预定区域中形成用于限定单元区域的隔离膜的图案；及经由使用该图案进行图案化而仅在第一区域中形成第一沟槽；在第二及第三区域的预定区域中形成用于限定周边区域的隔离膜的图案；经由该图案进行图案化以仅在第二区域中形成深于第一沟槽的第二沟槽，其中在用于形成第一及第二沟槽的图案化中，在其中防止了图案化的第三区域中形成虚设有源区域，且仅在第一及第二沟槽内形成用于沟槽掩埋的绝缘膜，从而在第一区域中形成第一隔离膜且在第二区域中形成深于该第一隔离膜的第二隔离膜。该方法也包括：在除虚设有源区域之外的整个表面上形成用于低电压的栅极氧化物膜，且在该整个表面上形成用于浮置栅极电极的第一多晶硅膜；图案化该第一多晶硅膜以在第一区域中形成浮置栅极电极及在第三区域中形成图案化的多晶硅膜，其中该用于高电压的栅极氧化物膜及该图案化的多晶硅膜是堆迭于虚设有源区域上。
在实施例中，三阱区域可包括深N阱区域、形成于该深N阱区域的预定区域中的P阱区域，及相邻该P阱区域形成的N阱区域。
在实施例中，三阱区域的P阱区域可位于第三区域中。
在实施例中，虚设有源区域可向单元区域及周边区域的边界部分处的周边区域偏移约0.1至0.5微米。
在实施例中，用于高电压的栅极氧化物膜可形成为360至
Figure C20051008787500061
的厚度。
在实施例中，用于周边区域的阱区域可形成于周边区域的预定区域的半导体衬底内。
在实施例中，该方法可进一步包括：在周边区域的阱区域与单元区域的三阱区域之间的周边区域的半导体衬底内形成场终止阱(field stop well)区域。
根据本发明的方面，提供一种快闪存储器，其包括半导体衬底，该半导体衬底中具有：其中形成单元区域的第一区域、其中形成周边区域的第二区域，及形成于该单元区域及该周边区域的边界部分处的周边区域中的第三区域、形成于第一区域及第三区域的预定区域中的三阱区域、形成于第一区域中且具有第一深度的隔离膜、形成于第二区域中且具有深于该隔离膜的第一深度的第二深度的隔离膜、堆迭于第一区域的预定区域上的用于低电压的栅极氧化物膜及浮置栅极、堆迭于第二区域的预定区域上的栅极氧化物膜及栅极，及虚设快闪存储器单元，在该虚设快闪存储器单元中，形成于第一区域中的浮置栅极与形成于第二区域中的栅极彼此分离，且用于高电压的栅极氧化物膜及栅极电极堆迭于第三区域的预定区域上。
在实施例中，可在单元区域中形成三阱区域，该三阱区域具有深N阱区域、形成于该深N阱区域的预定区域中的P阱区域及形成于该P阱区域相邻处的N阱区域。
在实施例中，三阱区域的P阱区域可位于第三区域中。
在实施例中，快闪存储器可进一步包括形成于周边区域的预定区域的半导体衬底内的用于该周边区域的阱区域。
在实施例中，快闪存储器可进一步包括位于周边区域的阱区域与单元区域的三阱区域之间的周边区域的半导体衬底内的场终止阱区域。
附图说明
图1至图6为用以阐述根据本发明的实施例制造快闪存储器的方法的横截面图。
具体实施方式
将参照附图描述根据本发明的实施例。由于提供了实施例，使得本领域的技术人员将能够理解本发明，所以能够以各种方式修改实施例且本发明的范围不受本文所述的实施例的限制。在描述膜位于其它膜或半导体衬底″上″的情况中，该膜可直接接触该其它膜或该半导体衬底，或可在该膜与该其它膜或该半导体衬底之间插入第三膜。此外，在图中，为阐述方便及清晰起见而对每层的厚度及尺寸进行放大。相同附图标记用于识别相同或类似部分。
图1至图6为用以阐述根据本发明的实施例制造快闪存储器的方法的横截面图。
参照图1，在其中限定了单元区域A及周边区域B的半导体衬底10的整个表面上形成屏蔽氧化物膜(screen oxide film)11。
屏蔽氧化物膜11可形成为约
Figure C20051008787500071
的厚度。屏蔽氧化物膜用以防止由形成于限定隔离膜的工艺中的衬垫氮化物膜施加的对半导体衬底的应力。屏蔽氧化物膜也用以防止在用于形成阱区域的离子注入工艺中所产生的沟道效应现象，等等。
进行在单元区域A中形成阱区域AW的工艺及在周边区域B中形成阱区域BW的工艺。单元区域A的阱区域AW不仅形成于单元区域A的预定区域中，也形成于单元区域A与周边区域B的边界部分处的周边区域B中。
更特别地，在形成使得单元区域A及周边区域B的仅预定区域(周边区域B指位于单元区域A及周边区域B的边界部分处的周边区域)通过其暴露的图案后，进行离子注入工艺，从而在单元区域A及周边区域B的预定区域中形成深N阱区域12。去除所形成的图案。在形成用于暴露单元区域A及周边区域B的预定区域的图案之后，进行离子注入工艺从而在其中形成单元区域A的深N阱区域12的预定区域及周边区域B的预定区域中形成P阱14。由此完成了周边区域中的阱区域BW的形成。
其后，去除所形成的图案，随后形成一图案，其中形成P阱的单元区域A的预定区域经由该图案而暴露。进行离子注入工艺从而在与单元区域A的P阱相邻的区域中形成N阱16。由此完成了作为单元区域的阱区域的三阱(triple well)区域AW的形成。
因此，作为单元区域的阱区域的三阱区域AW不仅形成于单元区域A中，也形成于单元区域与周边区域的边界部分处的周边区域中。
参照图2，在其中形成阱区域AW及BW的半导体衬底的预定区域中形成用于高电压的栅极氧化物膜18。
用于高电压的栅极氧化物膜18是将用于稍后形成的虚设有源区域(图4)中的栅极氧化物膜。氧化物膜18形成于自周边区域B与单元区域A的边界部分处朝向周边区域B的预定区域处。
用于高电压的栅极氧化物膜18可形成为360至的厚度。
参照图3，在包括用于高电压的栅极氧化物膜18的整个表面上形成衬垫氮化物膜20。随后形成光致抗蚀剂图案(未图示)，仅其中将形成单元区域的隔离膜的区域通过该光致抗蚀剂图案暴露。使用该图案作为蚀刻掩模来蚀刻衬垫氮化物膜20、屏蔽氧化物膜11及半导体衬底的预定厚度，从而在单元区域A中形成第一沟槽T1。随后进行用于剥离其中将限定第一沟槽的光致抗蚀剂图案(未图示)的剥离工艺。
第一沟槽T1为将被限定于单元区域A中的隔离膜，且在形成该第一沟槽的工艺中用光致抗蚀剂图案(未图示)来覆盖周边区域B。
参照图4，在其中形成第一沟槽T1的结果上形成光致抗蚀剂图案(未图示)，仅周边区域B的隔离膜将形成于其中的区域经由该光致抗蚀剂图案而暴露。使用该图案作为蚀刻掩模来蚀刻衬垫氮化物膜20、屏蔽氧化物膜11及半导体衬底的预定深度，从而在周边区域B中形成第二沟槽T2。随后进行用以剥离其中将限定第二沟槽的光致抗蚀剂图案(未图示)的剥离工艺。
此时，第二沟槽T2是将形成于周边区域B中的隔离膜，且其深于形成于单元区域中的第一沟槽T1。此外，在形成第二沟槽的工艺中，单元区域B被光致抗蚀剂图案(未图示)所覆盖。
在形成第二沟槽T2的工艺之后，接近周边区域B与单元区域A的边界部分中的周边区域B限定虚设有源区域(dummy active region)C。该虚设有源区域C形成于从周边区域B与单元区域A的边界部分向周边区域偏移约0.1至0.5微米的区域中。
虚设有源区域C为其中用于限定第一沟槽的光致抗蚀剂图案(未图示)与用于限定第二沟槽的光致抗蚀剂图案(未图示)交迭的区域。在用于形成第一沟槽的蚀刻工艺及用于形成第二沟槽的蚀刻工艺中，虚设有源区域C被光致抗蚀剂图案所覆盖。因此可保护单元区域与周边区域的边界部分免于遭受用于形成第一及第二沟槽的蚀刻工艺的影响。
在现有技术中，当形成单元区域及周边区域中每者所必需的隔离膜时，以双重方式蚀刻半导体衬底，由此损坏半导体衬底。通过随后的热工艺进一步损坏已损坏的半导体衬底。因此，所存在的问题在于：形成了增加漏电流的漏电流路径。
在本发明中，在用于形成第一沟槽的蚀刻工艺及用于形成第二沟槽的蚀刻工艺中以光致抗蚀剂图案遮蔽半导体衬底。因此可保护单元区域与周边区域的边界处的半导体衬底免于遭受用于形成第一及第二沟槽的蚀刻工艺的影响。因此，可防止藉由半导体衬底损坏而引起的漏电流增加。
另外，所形成的用于高电压的栅极氧化物膜18在被图案化之后保留于虚设有源区域C中。
虚设有源区域C也形成于单元区域的三阱区域AW中的P阱14上。若虚设有源区域C形成于P阱14上，则可通过单元区域的深N阱12及P阱14来防止产生于器件的擦除操作中的寄生晶体管漏电流。
在现有技术中，若虚设有源区域形成于单元区域的阱区域边界部分中或形成于深N阱内，则根据器件的擦除操作中的偏压状态而在虚设有源区域中形成寄生晶体管。因此，所存在的问题在于，降低了器件的阈值电压。
根据本发明，虚设有源区域C形成于三阱区域AW的P阱14上，即其中形成晶体管的有源区域上。这不影响产生于器件的擦除操作中的寄生晶体管，且可防止该寄生晶体管的漏电流的发生。
参照图5，在其中形成第二沟槽T2的结果上形成用于形成场终止阱(fieldstop well)的光致抗蚀剂图案(未图示)，使得周边区域的阱区域BW与单元区域的阱区域AW之间的周边区域的半导体衬底暴露。使用该图案作为用于离子注入的掩模来进行离子注入工艺从而形成场终止阱区域22。
其后，在场终止阱区域22形成处的整个表面上形成用于沟槽掩埋的绝缘膜。随后进行诸如CMP的抛光工艺直至暴露衬垫氮化物膜20为止。由此，在单元区域A中形成第一隔离膜24a且在周边区域B中形成第二隔离膜24b。随后进行剥离衬垫氮化物膜及屏蔽氧化物膜的工艺。
参照图6，在其中形成隔离膜24a及24b的结果之间除虚设有源区域C以外的区域中形成用于低电压的栅极氧化物膜26。
用于高电压的栅极氧化物膜18在经图案化之后保留于虚设有源区域C上，且用于低电压的栅极氧化物膜26形成于剩余区域中。
其后，在其中形成栅极氧化物膜26的结果上形成用于浮置栅极电极的第一多晶硅膜。形成用于图案化该第一多晶硅膜的光致抗蚀剂图案(未图示)。随后进行使用该图案作为蚀刻掩模的蚀刻工艺从而形成单元区域A中的浮置栅极电极28a、虚设有源区域C上的图案化的多晶硅膜28b、及周边区域B中的栅极电极28c。
此时，在形成该图案化的多晶硅膜28b的工艺中，在虚设有源区域C的右侧及左侧蚀刻第一多晶硅膜至预定宽度(图6D)从而形成图案化的多晶硅膜28b。因此，单元区域的图案化的浮置栅极电极28a与虚设有源区域C的图案化的多晶硅膜28b彼此分离，且图案化的多晶硅膜28b也与形成于周边区域中的栅极电极28c相分离。
经由根据本发明的系列工艺形成的快闪存储器包括：半导体衬底10，在该半导体衬底10中限定了单元区域A、周边区域B，及该单元区域A与该周边区域B的边界部分处的周边区域B；形成于单元区域以及单元区域与该周边区域的边界部分处的周边区域C的预定区域中的三阱区域AW；形成于单元区域A中且具有第一深度的隔离膜24a；形成于周边区域C中且具有深于隔离膜24a的第一深度的第二深度的隔离膜24b；堆迭于单元区域的预定区域上的用于低电压的栅极氧化物膜26及浮置栅极28a；堆迭于周边区域B的预定区域上的栅极氧化物膜26及栅极电极28c；及与形成于单元区域中的浮置栅极及形成于周边区域中的栅极相分离的虚设快闪存储单元，其中用于高电压的栅极氧化物膜18及栅极28b堆迭于单元区域与周边区域的边界部分处的周边区域C中。
因此，在虚设有源区域C中形成用于高电压的栅极氧化物膜18及浮置栅极电极28b，且进行在单元区域中形成作为ONO膜的电介质膜及控制栅极电极的随后工艺。因此，由于虚设快闪存储器单元结构形成于虚设有源区域中，所以降低了快闪存储器的栅极电极的耦合比。，进行随后工艺，从而虽然用于高电压的栅极氧化物膜损坏，但防止操作失败。
如上所述，根据本发明，在用于形成第一沟槽的蚀刻工艺及用于形成第二沟槽的蚀刻工艺中，以光致抗蚀剂图案遮蔽半导体衬底。因此可保护单元区域与周边区域的边界处的半导体衬底免于受到用于形成第一及第二沟槽的蚀刻工艺的影响。因此，存在的效果在于：可防止由于半导体衬底的损坏而引起的漏电流增加。
另外，根据本发明，虚设有源区域形成于三阱区域AW的P阱上，即形成于其中形成晶体管的有源区域上。这不影响产生于器件的擦除操作中的寄生晶体管。因此，具有的效果在于：防止了寄生晶体管的漏电流的发生。
虽然已参照上述实施例进行了前面的描述，但应了解，本领域的技术人员可在不偏离本发明及所述权利要求的精神及范围的情况下，对本发明进行变化及修改。

Claims (12)

1.一种制造快闪存储器的方法，所述方法包括：
提供半导体衬底，其包括其中形成单元区域的第一区域、其中形成周边区域的第二区域，及形成于所述单元区域与所述周边区域的边界部分处的所述周边区域中的第三区域；
进行离子注入工艺从而在所述第一区域的预定区域中形成三阱区域，其中所述三阱区域的端部分也形成于所述第三区域中；
在所述第三区域的所述半导体衬底上形成用于高电压的栅极氧化物膜；
在所述第一区域及所述第三区域的预定区域中形成用于限定所述单元区域的隔离膜的图案，且通过使用所述图案进行图案化而仅在所述第一区域中形成第一沟槽；
在所述第二区域及所述第三区域的预定区域中形成用于限定所述周边区域的隔离膜的额外图案，经由所述额外图案进行图案化从而仅在所述第二区域中形成深于所述第一沟槽的第二沟槽，其中在用于形成所述第一沟槽及所述第二沟槽的图案化中，在其中防止所述图案化的所述第三区域中形成虚设有源区域；
仅在所述第一沟槽及第二沟槽内形成用于沟槽掩埋的绝缘膜，从而在所述第一区域中形成第一隔离膜且在所述第二区域中形成深于所述第一隔离膜的第二隔离膜；
在除所述虚设有源区域之外的整个表面上形成用于低电压的栅极氧化物膜；及
在所述整个表面上形成用于浮置栅极电极的第一多晶硅膜，图案化所述第一多晶硅膜从而在所述第一区域中形成所述浮置栅极电极且在所述第三区域中形成图案化的多晶硅膜，其中所述用于高电压的栅极氧化物膜及所述图案化的多晶硅膜堆迭于所述虚设有源区域上。
2.如权利要求1的方法，其中所述三阱区域包括深N阱区域、形成于所述深N阱区域的预定区域中的P阱区域，及相邻所述P阱区域形成的N阱区域。
3.如权利要求2的方法，其中所述三阱区域的所述P阱区域位于所述第三区域中。
4.如权利要求1的方法，其中所述虚设有源区域在所述单元区域与所述周边区域的边界部分处向所述周边区域偏移0.1至0.5微米。
5.如权利要求1的方法，其中用于高电压的所述栅极氧化物膜形成为360至440
Figure C2005100878750003C1
的厚度。
6.如权利要求1的方法，其中在所述周边区域的预定区域的所述半导体衬底内形成所述周边区域的阱区域。
7.如权利要求6的方法，还包括，在所述周边区域的所述阱区域与所述单元区域的所述三阱区域之间的所述周边区域的所述半导体衬底内形成场终止阱区域的步骤。
8.一种快闪存储器，包括：
半导体衬底，其中具有：其中形成单元区域的第一区域，其中形成周边区域的第二区域，及形成于所述单元区域与所述周边区域的边界部分处的所述周边区域中的第三区域；
三阱区域，其形成于所述第一区域及所述第三区域的预定区域中；
形成于所述第一区域中且具有第一深度的隔离膜；
形成于所述第二区域中且具有深于所述隔离膜的所述第一深度的第二深度的隔离膜；
用于低电压的栅极氧化物膜及浮置栅极，用于低电压的所述栅极氧化物膜及所述浮置栅极堆迭于所述第一区域的预定区域上；
栅极氧化物膜及栅极，所述栅极氧化物膜及所述栅极堆迭于所述第二区域的预定区域上；及
虚设快闪存储器单元，其中形成于所述第一区域中的所述浮置栅极与形成于所述第二区域中的所述栅极彼此分离，且用于高电压的栅极氧化物膜及栅极电极堆迭于所述第三区域的预定区域上。
9.如权利要求8的快闪存储器，其中具有深N阱区域、形成于所述深N阱区域的预定区域中的P阱区域，及相邻所述P阱区域形成的N阱区域的三阱区域形成于所述单元区域中。
10.如权利要求9的快闪存储器，其中所述三阱区域的所述P阱区域位于所述第三区域中。
11.如权利要求8的快闪存储器，进一步包括周边区域的阱区域，所述周边区域的所述阱区域形成于所述周边区域的预定区域的所述半导体衬底内。
12.如权利要求8的快闪存储器，进一步包括所述周边区域的所述阱区域与所述单元区域的所述三阱区域之间的所述周边区域的所述半导体衬底内的场终止阱区域。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100632630B1 (ko) * 2005-05-25 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 형성방법
KR100655435B1 (ko) * 2005-08-04 2006-12-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20070133289A1 (en) * 2005-12-01 2007-06-14 Aplus Flash Technology, Inc. NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same
KR101286644B1 (ko) 2007-11-08 2013-07-22 삼성전자주식회사 더미 게이트부를 포함한 반도체 소자 및 그 제조방법
CN103367257B (zh) * 2012-03-28 2015-01-28 华邦电子股份有限公司 存储器的制造方法
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
CN104201154A (zh) * 2014-09-19 2014-12-10 上海华力微电子有限公司 一种改善Flash产品隔离区域的过刻蚀缺陷的方法
CN109671779B (zh) * 2018-11-22 2022-05-10 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件
CN112071844B (zh) * 2020-09-18 2024-02-02 上海华虹宏力半导体制造有限公司 闪存器件的掩膜版及制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603162B1 (en) * 1999-12-03 2003-08-05 Hitachi, Ltd. Semiconductor integrated circuit device including dummy patterns located to reduce dishing
US6759706B2 (en) * 2000-05-26 2004-07-06 Renesas Technology Corp. Nonvolatile semiconductor memory device with improved gate oxide film arrangements
CN1577869A (zh) * 2003-07-14 2005-02-09 三星电子株式会社 具有选择晶体管的电可擦可编程只读存储器及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313419A (en) * 1993-02-01 1994-05-17 National Semiconductor Corporation Self-aligned trench isolation scheme for select transistors in an alternate metal virtual ground (AMG) EPROM array
JPH0945873A (ja) * 1995-08-02 1997-02-14 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
JPH11103033A (ja) * 1997-09-29 1999-04-13 Sony Corp 不揮発性半導体記憶装置の製造方法
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
JP4121201B2 (ja) * 1998-03-26 2008-07-23 三星電子株式会社 半導体メモリ装置のトリプルウェルの製造方法
US6010939A (en) * 1998-03-31 2000-01-04 Vlsi Technology, Inc. Methods for making shallow trench capacitive structures
US6143608A (en) * 1999-03-31 2000-11-07 Advanced Micro Devices, Inc. Barrier layer decreases nitrogen contamination of peripheral gate regions during tunnel oxide nitridation
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
JP4077177B2 (ja) * 2001-07-25 2008-04-16 株式会社東芝 半導体メモリの製造方法
JP4301749B2 (ja) * 2001-07-25 2009-07-22 株式会社東芝 半導体装置の製造方法
KR100466196B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
KR100448911B1 (ko) * 2002-09-04 2004-09-16 삼성전자주식회사 더미 패턴을 갖는 비휘발성 기억소자
JP4342959B2 (ja) * 2003-01-21 2009-10-14 株式会社ルネサステクノロジ 容量値測定用回路及び配線特性の解析方法
KR100500448B1 (ko) * 2003-02-06 2005-07-14 삼성전자주식회사 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로
JP2003249579A (ja) * 2003-02-10 2003-09-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
US7019348B2 (en) * 2004-02-26 2006-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded semiconductor product with dual depth isolation regions
JP2006080310A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603162B1 (en) * 1999-12-03 2003-08-05 Hitachi, Ltd. Semiconductor integrated circuit device including dummy patterns located to reduce dishing
US6759706B2 (en) * 2000-05-26 2004-07-06 Renesas Technology Corp. Nonvolatile semiconductor memory device with improved gate oxide film arrangements
CN1577869A (zh) * 2003-07-14 2005-02-09 三星电子株式会社 具有选择晶体管的电可擦可编程只读存储器及其制造方法

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