JPH0945873A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH0945873A JPH0945873A JP7197703A JP19770395A JPH0945873A JP H0945873 A JPH0945873 A JP H0945873A JP 7197703 A JP7197703 A JP 7197703A JP 19770395 A JP19770395 A JP 19770395A JP H0945873 A JPH0945873 A JP H0945873A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- peripheral circuit
- semiconductor well
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 高電圧周辺回路におけるトランジスタの高耐
圧化を損なうことなく、低電圧周辺回路のトランジスタ
の駆動能力を確保し得る半導体記憶装置を提供する。 【解決手段】 ｐＭＯＳ高電圧トランジスタ４５は、シ
リコン基板１にボトムｎウェル８、ｎウェル１１、およ
びｐウェル１６が形成されている。ｐウェル１６はボト
ムｎウェル８上にあり、ｐウェル１６がソース／ドレイ
ンとなりチャネル領域を規定する。ｎウェル１１もボト
ムｎウェル８上にあり、かつｐウェル１６に隣接するよ
うに形成されている。また、ゲート電極２４の端からサ
イドウォール絶縁膜２９の幅だけ離れた位置に端部を有
する高濃度不純物領域３３が形成されている。
圧化を損なうことなく、低電圧周辺回路のトランジスタ
の駆動能力を確保し得る半導体記憶装置を提供する。 【解決手段】 ｐＭＯＳ高電圧トランジスタ４５は、シ
リコン基板１にボトムｎウェル８、ｎウェル１１、およ
びｐウェル１６が形成されている。ｐウェル１６はボト
ムｎウェル８上にあり、ｐウェル１６がソース／ドレイ
ンとなりチャネル領域を規定する。ｎウェル１１もボト
ムｎウェル８上にあり、かつｐウェル１６に隣接するよ
うに形成されている。また、ゲート電極２４の端からサ
イドウォール絶縁膜２９の幅だけ離れた位置に端部を有
する高濃度不純物領域３３が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置と
その製造方法に関し、特に特別な工程を付加することな
く、高電圧が印加される高電圧周辺回路のトランジスタ
の高耐圧化を実現し得る半導体記憶装置およびその製造
方法に関するものである。
その製造方法に関し、特に特別な工程を付加することな
く、高電圧が印加される高電圧周辺回路のトランジスタ
の高耐圧化を実現し得る半導体記憶装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】従来から、不揮発性半導体記憶装置にお
いては、現在のＬＳＩの標準電源電圧である５Ｖ型以外
に１０Ｖ程度以上（約１０Ｖ〜約２０Ｖ）の高電圧を使
用する回路が設けられている。これは、絶縁膜で囲まれ
たフローティングゲート電極に電荷の注入あるいは引出
しを行なうために、チャネルホットエレクトロン注入
（ＣＨＥ注入）あるいはＦＮ（Fowler-Nordheim ）トン
ネル注入など強電界を必要とする物理現象を用いている
ためである。
いては、現在のＬＳＩの標準電源電圧である５Ｖ型以外
に１０Ｖ程度以上（約１０Ｖ〜約２０Ｖ）の高電圧を使
用する回路が設けられている。これは、絶縁膜で囲まれ
たフローティングゲート電極に電荷の注入あるいは引出
しを行なうために、チャネルホットエレクトロン注入
（ＣＨＥ注入）あるいはＦＮ（Fowler-Nordheim ）トン
ネル注入など強電界を必要とする物理現象を用いている
ためである。
【０００３】ここで、半導体不揮発性記憶装置の一種で
あるＤＩＮＯＲ型フラッシュメモリの構成を図５９に基
づいて説明する。図５９において１０１11〜１０１42は
それぞれ、ソース領域と、ドレイン領域と、フローティ
ングゲート電極と、コントロールゲート電極とを有する
メモリセルである。ソース領域はｎ型の拡散層から形成
される。ドレイン領域はソース領域と離隔して形成され
るｎ型の拡散層から形成される。フローティングゲート
電極はソース領域とドレイン領域との間に位置するチャ
ネル領域上にトンネル酸化膜からなるゲート酸化膜を介
して形成される。コントロールゲート電極はフローティ
ングゲート電極に層間絶縁膜を介して対向配置される。
あるＤＩＮＯＲ型フラッシュメモリの構成を図５９に基
づいて説明する。図５９において１０１11〜１０１42は
それぞれ、ソース領域と、ドレイン領域と、フローティ
ングゲート電極と、コントロールゲート電極とを有する
メモリセルである。ソース領域はｎ型の拡散層から形成
される。ドレイン領域はソース領域と離隔して形成され
るｎ型の拡散層から形成される。フローティングゲート
電極はソース領域とドレイン領域との間に位置するチャ
ネル領域上にトンネル酸化膜からなるゲート酸化膜を介
して形成される。コントロールゲート電極はフローティ
ングゲート電極に層間絶縁膜を介して対向配置される。
【０００４】図５９には説明の都合上、４行２列で、２
行２列単位で一括して消去動作が行なわれるブロック１
０２ａ、１０２ｂしか示していない。しかしＤＩＮＯＲ
型フラッシュメモリは複数行複数列のマトリックス状に
配置された複数のメモリセル１０１でメモリセルアレイ
を構成する。またメモリセルアレイは一括消去単位であ
るブロック１０２を複数有している。各ブロック１０２
は複数行、複数列のメモリセル１０１を有している。各
ブロック１０２を構成する複数のメモリセル１０１は、
後述するが、半導体基板に形成されたｐ型のウェル領域
に互いに離隔して形成された複数のｎ型のウェル領域の
１つのｐ型のウェル領域に形成されているものである。
メモリセル１０１はこのｎ型のウェル領域に基板電位が
与えられることにより、各ブロック１０２ごとに独立し
て基板電位が与えられる構成となっている。
行２列単位で一括して消去動作が行なわれるブロック１
０２ａ、１０２ｂしか示していない。しかしＤＩＮＯＲ
型フラッシュメモリは複数行複数列のマトリックス状に
配置された複数のメモリセル１０１でメモリセルアレイ
を構成する。またメモリセルアレイは一括消去単位であ
るブロック１０２を複数有している。各ブロック１０２
は複数行、複数列のメモリセル１０１を有している。各
ブロック１０２を構成する複数のメモリセル１０１は、
後述するが、半導体基板に形成されたｐ型のウェル領域
に互いに離隔して形成された複数のｎ型のウェル領域の
１つのｐ型のウェル領域に形成されているものである。
メモリセル１０１はこのｎ型のウェル領域に基板電位が
与えられることにより、各ブロック１０２ごとに独立し
て基板電位が与えられる構成となっている。
【０００５】なお、符号における添字の数字は行および
／または列を示し、アルファベットはブロック単位の別
を示しているものである。総称的に示すときに添字を省
略して示す。以下、同様である。
／または列を示し、アルファベットはブロック単位の別
を示しているものである。総称的に示すときに添字を省
略して示す。以下、同様である。
【０００６】ワード線１０３1 〜１０３4 はそれぞれ対
応した行に配置され、対応した行に配置された複数のメ
モリセル１０１のコントロールゲート電極に接続され
る。ワード線１０３1 〜１０３4 はポリシリコン層と第
１の金属層とによって構成されている。ポリシリコン層
は第２層のポリシリコン層（フローティングゲート電極
が第１層のポリシリコン層によって形成されている）に
て形成されるコントロールゲート電極と一体形成され
る。第１層の金属層はこのポリシリコン層の上方に平行
に配置される。主ビット線１０４1 〜１０４2 はそれぞ
れ対応した列に配置されるものである。主ビット線１０
４1 〜１０４2 はワード線１０３の上方に配置された第
２層の金属層によって形成される。副ビット線１０５1a
〜１０５2bはそれぞれ対応した列にかつ対応したブロッ
ク１０２ごとに配置される。また副ビット線１０５1a〜
１０５2bは対応した列における対応したブロック１０２
の複数のメモリセル１０１のドレイン領域に接続され
る。また副ビット線１０５1a〜１０５2bはワード線１０
３のポリシリコン層の上方に配置された第３層のポリシ
リコン層によって形成されている。
応した行に配置され、対応した行に配置された複数のメ
モリセル１０１のコントロールゲート電極に接続され
る。ワード線１０３1 〜１０３4 はポリシリコン層と第
１の金属層とによって構成されている。ポリシリコン層
は第２層のポリシリコン層（フローティングゲート電極
が第１層のポリシリコン層によって形成されている）に
て形成されるコントロールゲート電極と一体形成され
る。第１層の金属層はこのポリシリコン層の上方に平行
に配置される。主ビット線１０４1 〜１０４2 はそれぞ
れ対応した列に配置されるものである。主ビット線１０
４1 〜１０４2 はワード線１０３の上方に配置された第
２層の金属層によって形成される。副ビット線１０５1a
〜１０５2bはそれぞれ対応した列にかつ対応したブロッ
ク１０２ごとに配置される。また副ビット線１０５1a〜
１０５2bは対応した列における対応したブロック１０２
の複数のメモリセル１０１のドレイン領域に接続され
る。また副ビット線１０５1a〜１０５2bはワード線１０
３のポリシリコン層の上方に配置された第３層のポリシ
リコン層によって形成されている。
【０００７】セレクトゲート１０６1a〜１０６2bはそれ
ぞれ対応した副ビット線１０４ごとに設けられる。セレ
クトゲート１０６1a〜１０６2bは対応した副ビット線１
０４と対応した列に配置された主ビット線１０３との間
に接続されるｎチャンネルＭＯＳトランジスタから構成
される。セレクトゲート１０６1a〜１０６2bのゲート電
極は第２層のポリシリコン層によって形成されている。
ソース線１０７ａ〜１０７ｂはそれぞれ対応したブロッ
ク１０２ごとに設けられる。またソース線１０７ａ〜１
０７ｂは対応したブロック１０２の複数のメモリセル１
０１のソース領域に接続される。ウェル電位線１０８ａ
〜１０８ｂはそれぞれ対応したブロック１０２ごとに設
けられる。ウェル電位線１０８ａ〜１０８ｂはそれぞれ
対応したブロック１０２ごとに設けられる。ウェル電位
線１０８ａ〜１０８ｂは対応したブロック１０２の複数
のメモリセル１０１の基板電位を与えるために、これら
複数のメモリセル１０１が形成されるｐ型ウェル領域に
接続される。
ぞれ対応した副ビット線１０４ごとに設けられる。セレ
クトゲート１０６1a〜１０６2bは対応した副ビット線１
０４と対応した列に配置された主ビット線１０３との間
に接続されるｎチャンネルＭＯＳトランジスタから構成
される。セレクトゲート１０６1a〜１０６2bのゲート電
極は第２層のポリシリコン層によって形成されている。
ソース線１０７ａ〜１０７ｂはそれぞれ対応したブロッ
ク１０２ごとに設けられる。またソース線１０７ａ〜１
０７ｂは対応したブロック１０２の複数のメモリセル１
０１のソース領域に接続される。ウェル電位線１０８ａ
〜１０８ｂはそれぞれ対応したブロック１０２ごとに設
けられる。ウェル電位線１０８ａ〜１０８ｂはそれぞれ
対応したブロック１０２ごとに設けられる。ウェル電位
線１０８ａ〜１０８ｂは対応したブロック１０２の複数
のメモリセル１０１の基板電位を与えるために、これら
複数のメモリセル１０１が形成されるｐ型ウェル領域に
接続される。
【０００８】ブロックセレクト信号線１０９ａ〜１０９
ｂはそれぞれ対応したブロック１０２ごとに設けられ
る。ブロックセレクト信号線１０９ａ〜１０９ｂは対応
したブロック１０２に対して設けられた複数のセレクト
ゲート１０６のゲート電極（制御電極）に接続される。
入出力線１１０はメモリセル１０１に書込むための情報
を伝達し、メモリセル１０１に蓄積された情報を読出す
ためのものである。トランスファゲート１１１1 〜１１
１2 はそれぞれ対応した主ビット線１０４ごとに設けら
れる。トランスファゲート１１１1 〜１１１2 は対応し
た主ビット線１０３と入出力線１１０との間に接続され
るｎチャネルＭＯＳトランジスタから構成される。トラ
ンスファゲート１１１1 〜１１１2 のゲート電極は第２
層のポリシリコン層によって形成されている。コラムセ
レクト信号線１１２1 〜１１２2 はそれぞれ対応したト
ランスファゲート１１１ごとに設けられる。また、コラ
ムセレクト信号線１１２1 〜１１２2 は対応したトラン
スファゲートのゲート電極（制御電極）に接続される。
ｂはそれぞれ対応したブロック１０２ごとに設けられ
る。ブロックセレクト信号線１０９ａ〜１０９ｂは対応
したブロック１０２に対して設けられた複数のセレクト
ゲート１０６のゲート電極（制御電極）に接続される。
入出力線１１０はメモリセル１０１に書込むための情報
を伝達し、メモリセル１０１に蓄積された情報を読出す
ためのものである。トランスファゲート１１１1 〜１１
１2 はそれぞれ対応した主ビット線１０４ごとに設けら
れる。トランスファゲート１１１1 〜１１１2 は対応し
た主ビット線１０３と入出力線１１０との間に接続され
るｎチャネルＭＯＳトランジスタから構成される。トラ
ンスファゲート１１１1 〜１１１2 のゲート電極は第２
層のポリシリコン層によって形成されている。コラムセ
レクト信号線１１２1 〜１１２2 はそれぞれ対応したト
ランスファゲート１１１ごとに設けられる。また、コラ
ムセレクト信号線１１２1 〜１１２2 は対応したトラン
スファゲートのゲート電極（制御電極）に接続される。
【０００９】ロウデコーダ１１３はロウアドレス信号と
書込／消去制御信号と電源電位（たとえば３．３Ｖ）よ
り高い第１の高電位（たとえば１０Ｖ）と負電位（たと
えば−８Ｖ）とを受け、ロウアドレス信号に基づき、複
数のワード線１０３のうち所望の数（消去時にはブロッ
ク単位のワード線の数、書込および読出時は１つ）を選
択し、選択したワード線１０３に書込／制御信号に基づ
いて選択電位を与え、その他のワード線１０３を接地電
位の状態に維持する。選択電位は、たとえば、書込（こ
の例ではフローティングゲート電極に蓄積された電子を
引抜く動作を書込と称す）時に負電位、消去（この例で
はフローティングゲート電極に電子を注入する動作を消
去と称す）時に第１の高電位、読出時に電源電位とな
る。
書込／消去制御信号と電源電位（たとえば３．３Ｖ）よ
り高い第１の高電位（たとえば１０Ｖ）と負電位（たと
えば−８Ｖ）とを受け、ロウアドレス信号に基づき、複
数のワード線１０３のうち所望の数（消去時にはブロッ
ク単位のワード線の数、書込および読出時は１つ）を選
択し、選択したワード線１０３に書込／制御信号に基づ
いて選択電位を与え、その他のワード線１０３を接地電
位の状態に維持する。選択電位は、たとえば、書込（こ
の例ではフローティングゲート電極に蓄積された電子を
引抜く動作を書込と称す）時に負電位、消去（この例で
はフローティングゲート電極に電子を注入する動作を消
去と称す）時に第１の高電位、読出時に電源電位とな
る。
【００１０】ソース／ウェルデコーダ１１４はロウアド
レス信号の一部およびコラムアドレス信号の一部と書込
／消去制御信号と負電位（たとえば−８Ｖ）とを受け、
書込／消去制御信号とロウアドレス信号の一部およびコ
ラムアドレス信号の一部に基づいてソース線１０７およ
びウェル電位線１０８を所望の電位にし、その他のソー
ス線１０７およびウェル電位線１０８を接地電位とす
る。所望の電位にするとは、たとえば、書込時にすべて
のソース線１０７をフローティング（電気的に浮いた状
態）にするとともにすべてのウェル電位線１０８を接地
電位とすることである。また、読出時にすべてのソース
線１０７およびすべてのウェル電位線１０８を接地電位
とすることである。また、消去時にロウアドレス信号の
一部およびコラムアドレス信号の一部にて選択したブロ
ック１０２に対応するソース線１０７およびウェル電位
線１０８に負電位を与えることである。セレクトゲート
デコーダ１１５はロウアドレス信号の一部およびコラム
アドレス信号の一部と書込／消去制御信号と電源電位
（たとえば３．３Ｖ）より高く第１の高電位より低い第
２の高電位（たとえば６Ｖ）とを受け、ロウアドレス信
号の一部およびコラムアドレス信号の一部に基づき、複
数のブロックセレクト信号線１０９のうち１つを選択
し、選択したブロックセレクト信号線１０９に書込／消
去制御信号に基づいて選択電位を与え、その他のブロッ
クセレクト信号線１０９を接地電位の状態に維持する。
選択電位は、たとえば、書込時に第２の高電位、消去時
に接地電位、読出時に電源電位となる。
レス信号の一部およびコラムアドレス信号の一部と書込
／消去制御信号と負電位（たとえば−８Ｖ）とを受け、
書込／消去制御信号とロウアドレス信号の一部およびコ
ラムアドレス信号の一部に基づいてソース線１０７およ
びウェル電位線１０８を所望の電位にし、その他のソー
ス線１０７およびウェル電位線１０８を接地電位とす
る。所望の電位にするとは、たとえば、書込時にすべて
のソース線１０７をフローティング（電気的に浮いた状
態）にするとともにすべてのウェル電位線１０８を接地
電位とすることである。また、読出時にすべてのソース
線１０７およびすべてのウェル電位線１０８を接地電位
とすることである。また、消去時にロウアドレス信号の
一部およびコラムアドレス信号の一部にて選択したブロ
ック１０２に対応するソース線１０７およびウェル電位
線１０８に負電位を与えることである。セレクトゲート
デコーダ１１５はロウアドレス信号の一部およびコラム
アドレス信号の一部と書込／消去制御信号と電源電位
（たとえば３．３Ｖ）より高く第１の高電位より低い第
２の高電位（たとえば６Ｖ）とを受け、ロウアドレス信
号の一部およびコラムアドレス信号の一部に基づき、複
数のブロックセレクト信号線１０９のうち１つを選択
し、選択したブロックセレクト信号線１０９に書込／消
去制御信号に基づいて選択電位を与え、その他のブロッ
クセレクト信号線１０９を接地電位の状態に維持する。
選択電位は、たとえば、書込時に第２の高電位、消去時
に接地電位、読出時に電源電位となる。
【００１１】コラムデコーダ１１６はコラムアドレス信
号と書込／消去制御信号と電源電位（たとえば３．３
Ｖ）より高く第１の高電位より低い第２の高電位（たと
えば６Ｖ）とを受けコラムアドレス信号に基づき、複数
のコラムセレクト信号線１１２のうちの１つを選択し、
選択したコラムセレクト信号線１１２に書込／消去制御
信号に基づいて選択電位を与え、その他のコラムセレク
ト信号線１１２を接地電位の状態に維持する。選択電位
は、たとえば、書込時に第２の高電位、消去時に接地電
位、読出時に電源電位となる。アドレスバッファ回路１
１７はアドレス入力パッド１１８に入力されたアドレス
信号（ロウアドレス信号およびコラムアドレス信号が時
系列に入力される）を受け、ロウデコーダ１１３とソー
ス／ウェルデコーダ１１４とセレクトゲートデコーダ１
１５とコラムデコーダ１１６とにアドレス信号を与え
る。
号と書込／消去制御信号と電源電位（たとえば３．３
Ｖ）より高く第１の高電位より低い第２の高電位（たと
えば６Ｖ）とを受けコラムアドレス信号に基づき、複数
のコラムセレクト信号線１１２のうちの１つを選択し、
選択したコラムセレクト信号線１１２に書込／消去制御
信号に基づいて選択電位を与え、その他のコラムセレク
ト信号線１１２を接地電位の状態に維持する。選択電位
は、たとえば、書込時に第２の高電位、消去時に接地電
位、読出時に電源電位となる。アドレスバッファ回路１
１７はアドレス入力パッド１１８に入力されたアドレス
信号（ロウアドレス信号およびコラムアドレス信号が時
系列に入力される）を受け、ロウデコーダ１１３とソー
ス／ウェルデコーダ１１４とセレクトゲートデコーダ１
１５とコラムデコーダ１１６とにアドレス信号を与え
る。
【００１２】書込回路１１９は書込／消去制御信号とデ
ータ情報と電源電位（たとえば３．３Ｖ）より高く第１
の高電位より低い第２の高電位（たとえば６Ｖ）とを受
け、書込／消去制御信号が書込時を示すとともに入出力
パッド１２１およびデータ入出力バッファ１２０を介し
て入力されたデータ情報がプログラムすることを示す
と、第２の高電位を入出力線１１０に与え、それ以外の
ときはその出力がハイインピーダンス状態である。セン
スアンプ１２２は書込／消去制御信号を受け、書込／消
去制御信号が読出時を示すと活性状態とされ、入出力線
１１０に低電位（たとえば１．２Ｖ）を与え、電流が流
れるか否かを検出し、増幅して選択されたメモリセル１
０１からの読出情報をデータ入出力バッファ１２０を介
して入出力パッド１２１に出力する。
ータ情報と電源電位（たとえば３．３Ｖ）より高く第１
の高電位より低い第２の高電位（たとえば６Ｖ）とを受
け、書込／消去制御信号が書込時を示すとともに入出力
パッド１２１およびデータ入出力バッファ１２０を介し
て入力されたデータ情報がプログラムすることを示す
と、第２の高電位を入出力線１１０に与え、それ以外の
ときはその出力がハイインピーダンス状態である。セン
スアンプ１２２は書込／消去制御信号を受け、書込／消
去制御信号が読出時を示すと活性状態とされ、入出力線
１１０に低電位（たとえば１．２Ｖ）を与え、電流が流
れるか否かを検出し、増幅して選択されたメモリセル１
０１からの読出情報をデータ入出力バッファ１２０を介
して入出力パッド１２１に出力する。
【００１３】第２の高電圧発生回路１２３は書込／消去
制御信号を受け、この書込／消去制御信号に基づいてロ
ウデコーダ１１３に第１の高電位（たとえば１０Ｖ）を
与える。第２の高電圧発生回路１２４は書込／消去制御
信号を受け、この書込／消去制御信号に基づいてセレク
トゲートデコーダ１１５とコラムデコーダ１１６と書込
回路１１９に第２の高電位（たとえば６Ｖ）を与える。
負電位発生回路１２５は書込／消去制御信号を受け、こ
の書込／消去制御信号に基づいてロウデコーダ１１３と
ソース／ウェルデコーダ１１４に負電位（たとえば−８
Ｖ）を与える。チップ１２６はロウデコーダ１１３とソ
ース／ウェルデコーダ１１４とセレクトゲートデコーダ
１１５とコラムデコーダ１１６と書込回路１１９とセン
スアンプ１２２と第１および第２の高電圧発生回路１２
３および１２４と負電圧発生回路１２５に書込／消去制
御信号を与える書込／消去制御回路である。チップ１２
７は不揮発性半導体記憶装置におけるチップを示してい
る。
制御信号を受け、この書込／消去制御信号に基づいてロ
ウデコーダ１１３に第１の高電位（たとえば１０Ｖ）を
与える。第２の高電圧発生回路１２４は書込／消去制御
信号を受け、この書込／消去制御信号に基づいてセレク
トゲートデコーダ１１５とコラムデコーダ１１６と書込
回路１１９に第２の高電位（たとえば６Ｖ）を与える。
負電位発生回路１２５は書込／消去制御信号を受け、こ
の書込／消去制御信号に基づいてロウデコーダ１１３と
ソース／ウェルデコーダ１１４に負電位（たとえば−８
Ｖ）を与える。チップ１２６はロウデコーダ１１３とソ
ース／ウェルデコーダ１１４とセレクトゲートデコーダ
１１５とコラムデコーダ１１６と書込回路１１９とセン
スアンプ１２２と第１および第２の高電圧発生回路１２
３および１２４と負電圧発生回路１２５に書込／消去制
御信号を与える書込／消去制御回路である。チップ１２
７は不揮発性半導体記憶装置におけるチップを示してい
る。
【００１４】なおロウデコーダ１１３とソース／ウェル
デコーダ１１４とセレクトゲートデコーダ１１５とコラ
ムデコーダ１１６とアドレスバッファ回路１１７と書込
回路１１９と入出力バッファ回路１２０とセンスアンプ
１２２と第１および第２の高電圧発生回路１２３および
１２４と負電圧発生回路１２５と書込／消去制御回路１
２６はメモリセルアレイのメモリセル１０１に情報を書
込む、メモリセル１０１に蓄積された情報を読出す、メ
モリセル１に蓄積された情報を消去するための周辺回路
を構成しており、それぞれ複数のｎチャネルＭＯＳトラ
ンジスタおよび複数のｐチャネルＭＯＳトランジスタを
有しているものであり、それらのゲート電極は第２層の
ポリシリコン層によって形成されている。
デコーダ１１４とセレクトゲートデコーダ１１５とコラ
ムデコーダ１１６とアドレスバッファ回路１１７と書込
回路１１９と入出力バッファ回路１２０とセンスアンプ
１２２と第１および第２の高電圧発生回路１２３および
１２４と負電圧発生回路１２５と書込／消去制御回路１
２６はメモリセルアレイのメモリセル１０１に情報を書
込む、メモリセル１０１に蓄積された情報を読出す、メ
モリセル１に蓄積された情報を消去するための周辺回路
を構成しており、それぞれ複数のｎチャネルＭＯＳトラ
ンジスタおよび複数のｐチャネルＭＯＳトランジスタを
有しているものであり、それらのゲート電極は第２層の
ポリシリコン層によって形成されている。
【００１５】次にこのフラッシュメモリの消去動作、書
込動作および読出動作について図５９を用いて説明す
る。なお消去動作とは、この例では、フローティングゲ
ート電極に電子を注入する動作である。また書込動作と
は、この例では、フローティングゲート電極に蓄積され
た電子を引抜く動作である。
込動作および読出動作について図５９を用いて説明す
る。なお消去動作とは、この例では、フローティングゲ
ート電極に電子を注入する動作である。また書込動作と
は、この例では、フローティングゲート電極に蓄積され
た電子を引抜く動作である。
【００１６】（消去動作）この実施の形態においてブロ
ック単位で一括消去されるものであり、ブロック１０２
ａのメモリセル１０１11、１０１12、１０１21、１０１
22を一括消去し、その他のブロック１０２ｂのメモリセ
ル１０１31、１０１32、１０１41、１０１ 42は消去しな
いものとする。
ック単位で一括消去されるものであり、ブロック１０２
ａのメモリセル１０１11、１０１12、１０１21、１０１
22を一括消去し、その他のブロック１０２ｂのメモリセ
ル１０１31、１０１32、１０１41、１０１ 42は消去しな
いものとする。
【００１７】外部から一括消去を指示するための信号が
書込／消去制御回路１２６に入力される。すると書込／
消去制御回路１２６は消去を意味する書込／消去信号を
ロウデコーダ１１３とソース／ウェルデコーダ１１４と
セレクトゲートデコーダ１１５とコラムデコーダ１１６
と書込回路１１９とセンスアンプ１２２と第１および第
２の高電圧発生回路１２３および１２４と負電圧発生回
路１２５に与え、これらを一括消去が行なえる状態とす
る。
書込／消去制御回路１２６に入力される。すると書込／
消去制御回路１２６は消去を意味する書込／消去信号を
ロウデコーダ１１３とソース／ウェルデコーダ１１４と
セレクトゲートデコーダ１１５とコラムデコーダ１１６
と書込回路１１９とセンスアンプ１２２と第１および第
２の高電圧発生回路１２３および１２４と負電圧発生回
路１２５に与え、これらを一括消去が行なえる状態とす
る。
【００１８】一方、アドレスバッファ回路１１７にはア
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合、アドレス信号とはブロック１０２ａを
選択することを意味する時系列に入力されるロウアドレ
ス信号およびコラムアドレス信号である。
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合、アドレス信号とはブロック１０２ａを
選択することを意味する時系列に入力されるロウアドレ
ス信号およびコラムアドレス信号である。
【００１９】書込／消去制御回路１２６からの消去の意
味する書込／消去信号およびアドレスバッファ１１７か
らのアドレス信号を受けたロウデコーダ１１３は、選択
するブロック１０２ａのメモリセル１０１11、１０
１12、１０１21、１０１22に接続されるワード線１０３
1 、１０３2 に第１の高電圧発生回路１２３からの第１
の高電位（たとえば１０Ｖ）を与え、選択しないブロッ
ク１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42に接続されるワード線１０３3 、１０３
4 の電位を接地電位に維持する。
味する書込／消去信号およびアドレスバッファ１１７か
らのアドレス信号を受けたロウデコーダ１１３は、選択
するブロック１０２ａのメモリセル１０１11、１０
１12、１０１21、１０１22に接続されるワード線１０３
1 、１０３2 に第１の高電圧発生回路１２３からの第１
の高電位（たとえば１０Ｖ）を与え、選択しないブロッ
ク１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42に接続されるワード線１０３3 、１０３
4 の電位を接地電位に維持する。
【００２０】また、書込／消去制御回路１２６からの消
去を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４は、選択するブロック１０２ａのメモリセル１
０１11、１０１12、１０１21、１０１22に接続されるソ
ース線１０７ａに負電圧発生回路１２５からの負電位
（たとえば−８Ｖ）を与え、選択しないブロック１０２
ｂのメモリセル１０１31、１０１32、１０１41、１０１
42に接続されるソース線１０７ｂの電位を接地電位に維
持するとともに、選択するブロック１０２ａのメモリセ
ル１０１11、１０１12、１０１21、１０１22の基板に接
続されるウェル電位線１０８ａに負電圧発生回路１２５
からの負電圧（たとえば−８Ｖ）を与え、選択しないブ
ロック１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42の基板に接続されるウェル電位線１０８
ｂの電位を接地電位にする。ここで、選択するブロック
１０２ａのメモリセル１０１11、１０１12、１０１21、
１０１22の基板とは、図６１に示した第２のウェル領域
３０４ａである。また、選択しないブロック１０２ｂの
メモリセル１０１31、１０１32、１０１41、１０１42の
基板とは、図６１に示した第２のウェル領域３０４ｂで
ある。
去を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４は、選択するブロック１０２ａのメモリセル１
０１11、１０１12、１０１21、１０１22に接続されるソ
ース線１０７ａに負電圧発生回路１２５からの負電位
（たとえば−８Ｖ）を与え、選択しないブロック１０２
ｂのメモリセル１０１31、１０１32、１０１41、１０１
42に接続されるソース線１０７ｂの電位を接地電位に維
持するとともに、選択するブロック１０２ａのメモリセ
ル１０１11、１０１12、１０１21、１０１22の基板に接
続されるウェル電位線１０８ａに負電圧発生回路１２５
からの負電圧（たとえば−８Ｖ）を与え、選択しないブ
ロック１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42の基板に接続されるウェル電位線１０８
ｂの電位を接地電位にする。ここで、選択するブロック
１０２ａのメモリセル１０１11、１０１12、１０１21、
１０１22の基板とは、図６１に示した第２のウェル領域
３０４ａである。また、選択しないブロック１０２ｂの
メモリセル１０１31、１０１32、１０１41、１０１42の
基板とは、図６１に示した第２のウェル領域３０４ｂで
ある。
【００２１】さらに、書込／消去制御回路１２６からの
消去を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、すべてのブロックセレクト信号線１０９
ａ、１０９ｂの電位を接地電位に維持するため、セレク
トゲート１０６1a〜１０６2bは非導通状態を維持する。
主ビット線１０４1 、１０４2 と複数ビット線１０５1a
〜１０５2bとを電気的に非接続状態とする。また、副ビ
ット線１０５1a〜１０５2bは電気的に浮いた状態（フロ
ーティング）となっている。
消去を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、すべてのブロックセレクト信号線１０９
ａ、１０９ｂの電位を接地電位に維持するため、セレク
トゲート１０６1a〜１０６2bは非導通状態を維持する。
主ビット線１０４1 、１０４2 と複数ビット線１０５1a
〜１０５2bとを電気的に非接続状態とする。また、副ビ
ット線１０５1a〜１０５2bは電気的に浮いた状態（フロ
ーティング）となっている。
【００２２】またさらに、書込／消去制御回路１２６か
らの消去を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、すべてのコラムセレクト信号線１１２1 、１１２2
の電位を接地電位に維持するため、トランスファゲート
１１１1 〜１１１2 は非導通状態を維持する。また、入
出力線１１０と主ビット線１０４1 、１０４2 とを電気
的に非接続状態とする。また、主ビット線１０４1 、１
０４2 は電気的に浮いた状態（フローティング）になっ
ている。
らの消去を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、すべてのコラムセレクト信号線１１２1 、１１２2
の電位を接地電位に維持するため、トランスファゲート
１１１1 〜１１１2 は非導通状態を維持する。また、入
出力線１１０と主ビット線１０４1 、１０４2 とを電気
的に非接続状態とする。また、主ビット線１０４1 、１
０４2 は電気的に浮いた状態（フローティング）になっ
ている。
【００２３】また、書込／消去制御回路１２６からの消
去を意味する書込／消去信号を受けた書込回路１１９は
その出力がハイインピーダンス状態になる。また、セン
スアンプ１２２は非活性状態とされているものである。
去を意味する書込／消去信号を受けた書込回路１１９は
その出力がハイインピーダンス状態になる。また、セン
スアンプ１２２は非活性状態とされているものである。
【００２４】したがって、選択するブロック１０２ａの
メモリセル１０１11、１０１12、１０１21、１０１22に
おいては、コントロールゲート電極が第１の高電位（た
とえば１０Ｖ）に、ソース領域が負電位（たとえば−８
Ｖ）に、ドレイン領域がフローティングに、基板（図６
１のウェル領域３０４ａ）が負電位（たとえば−８Ｖ）
にされるため、ソース領域とコントロールゲート電極と
の間、ソース領域とドレイン領域との間に位置する基板
表面領域、つまりチャネル領域とコントロールゲート電
極との間に高電界がかかるため、チャネル領域およびソ
ース領域からフローティングゲート電極へ、フローティ
ングゲート電極直下に位置し、チャネル領域およびソー
ス領域上に位置するゲート酸化膜を介してトンネル現象
によって電子が注入される。
メモリセル１０１11、１０１12、１０１21、１０１22に
おいては、コントロールゲート電極が第１の高電位（た
とえば１０Ｖ）に、ソース領域が負電位（たとえば−８
Ｖ）に、ドレイン領域がフローティングに、基板（図６
１のウェル領域３０４ａ）が負電位（たとえば−８Ｖ）
にされるため、ソース領域とコントロールゲート電極と
の間、ソース領域とドレイン領域との間に位置する基板
表面領域、つまりチャネル領域とコントロールゲート電
極との間に高電界がかかるため、チャネル領域およびソ
ース領域からフローティングゲート電極へ、フローティ
ングゲート電極直下に位置し、チャネル領域およびソー
ス領域上に位置するゲート酸化膜を介してトンネル現象
によって電子が注入される。
【００２５】その結果、フローティングゲートには電子
が蓄積され、メモリセルのしきい値が高くなることによ
って、メモリセルが消去されたことになる。
が蓄積され、メモリセルのしきい値が高くなることによ
って、メモリセルが消去されたことになる。
【００２６】一方、選択しないブロック１０２ｂのメモ
リセル１０１31、１０１32、１０１ 41、１０１42におい
ては、コントロールゲート電極が接地電位に、ソース領
域が接地電位に、ドレイン領域がフローティングにされ
ているため、コントロールゲート電極とソース領域、ド
レイン領域、チャネル領域との間には高電界が生じず、
フローティングゲート電極に電子が注入されることもな
い。また、フローティングゲート電極に蓄積された電子
の引抜きもないものである。
リセル１０１31、１０１32、１０１ 41、１０１42におい
ては、コントロールゲート電極が接地電位に、ソース領
域が接地電位に、ドレイン領域がフローティングにされ
ているため、コントロールゲート電極とソース領域、ド
レイン領域、チャネル領域との間には高電界が生じず、
フローティングゲート電極に電子が注入されることもな
い。また、フローティングゲート電極に蓄積された電子
の引抜きもないものである。
【００２７】このようにして、ブロック単位ごとに一括
消去が行なわれるものである。 （書込動作）ブロック１０２ａのメモリセル１０１11に
対して情報を書込み（プログラム）、その他のメモリセ
ル１０１12、１０１21、１０１22およびその他のブロッ
ク１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42に対しては情報を書込まないものとす
る。
消去が行なわれるものである。 （書込動作）ブロック１０２ａのメモリセル１０１11に
対して情報を書込み（プログラム）、その他のメモリセ
ル１０１12、１０１21、１０１22およびその他のブロッ
ク１０２ｂのメモリセル１０１31、１０１32、１０
１41、１０１42に対しては情報を書込まないものとす
る。
【００２８】外部から書込を指示するための信号が書込
／消去制御回路１２６に入力されると、書込／消去制御
回路１２６は書込を意味する書込／消去信号をロウデコ
ーダ１１３とソース／ウェルデコーダ１１４とセレクト
ゲートデコーダ１１５とコラムデコーダ１１６と書込回
路１１９とセンスアンプ１２２と第１および第２の高電
圧発生回路１２３および１２４と負電圧発生回路１２５
に与え、これら回路を書込が行なえる状態となす。
／消去制御回路１２６に入力されると、書込／消去制御
回路１２６は書込を意味する書込／消去信号をロウデコ
ーダ１１３とソース／ウェルデコーダ１１４とセレクト
ゲートデコーダ１１５とコラムデコーダ１１６と書込回
路１１９とセンスアンプ１２２と第１および第２の高電
圧発生回路１２３および１２４と負電圧発生回路１２５
に与え、これら回路を書込が行なえる状態となす。
【００２９】一方、アドレスバッファ回路１１７にはア
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合、アドレス信号とはメモリセル１０１11
を選択することを意味する時系列に入力されるロウアド
レス信号およびコラムアドレス信号である。書込／消去
制御回路１２６からの書込を意味する書込／消去信号お
よびアドレスバッファ１１７からのアドレス信号を受け
たロウデコーダ１１３は、ロウアドレス信号に基づいて
選択するメモリセル１０１11に接続されるワード線１０
３1に負電圧発生回路１２５からの負電圧（たとえば−
８Ｖ）を与え、残りのワード線１０３2 、１０３3 、１
０３4 すべての電位を接地電位に維持する。
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合、アドレス信号とはメモリセル１０１11
を選択することを意味する時系列に入力されるロウアド
レス信号およびコラムアドレス信号である。書込／消去
制御回路１２６からの書込を意味する書込／消去信号お
よびアドレスバッファ１１７からのアドレス信号を受け
たロウデコーダ１１３は、ロウアドレス信号に基づいて
選択するメモリセル１０１11に接続されるワード線１０
３1に負電圧発生回路１２５からの負電圧（たとえば−
８Ｖ）を与え、残りのワード線１０３2 、１０３3 、１
０３4 すべての電位を接地電位に維持する。
【００３０】また、書込／消去制御回路１２６からの書
込を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４はすべてのソース線１０７ａ、１０７ｂをフロ
ーティングにするとともに、すべてのメモリセル基板に
接続されるウェル電位線１０８ａ、１０８ｂの電位を接
地電位に維持する。ここで、すべてのメモリセル基板と
は図６１に示した第２のウェル領域３０４ａ、３０４ｂ
である。
込を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４はすべてのソース線１０７ａ、１０７ｂをフロ
ーティングにするとともに、すべてのメモリセル基板に
接続されるウェル電位線１０８ａ、１０８ｂの電位を接
地電位に維持する。ここで、すべてのメモリセル基板と
は図６１に示した第２のウェル領域３０４ａ、３０４ｂ
である。
【００３１】さらに、書込／消去制御回路１２６からの
書込を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、ロウアドレス信号の一部およびコラムア
ドレス信号の一部に基づいて選択するメモリセル１０１
11が存在するブロックに対応したブロックセレクト信号
線１０９ａに第２の高電圧発生回路１２４からの第２の
高電位（たとえば６Ｖ）を与え、残りのブロックセレク
ト信号線１０９ｂの電位を接地電位に維持する。その結
果、ブロックセレクト信号線１０９ａに接続されたセレ
クトゲート１０６1a、１０６2aは導通状態となり、主ビ
ット線１０４1 、１０４2 と副ビット線１０５1a、１０
５2aとは電気的に接続状態となり、副ビット線１０
５1a、１０５ 2aには主ビット線１０４1 、１０４2 の電
位が伝達される。また、ブロックセレクト信号線１０９
ｂに接続されたセレクトゲート１０６1b、１０６2bは非
導通状態を維持し、主ビット線１０４1 、１０４2 と副
ビット線１０５1b、１０５2bとを電気的に非接続状態と
し、副ビット線１０５1b、１０５2bは電気的に浮いた状
態（フローティング）になっている。
書込を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、ロウアドレス信号の一部およびコラムア
ドレス信号の一部に基づいて選択するメモリセル１０１
11が存在するブロックに対応したブロックセレクト信号
線１０９ａに第２の高電圧発生回路１２４からの第２の
高電位（たとえば６Ｖ）を与え、残りのブロックセレク
ト信号線１０９ｂの電位を接地電位に維持する。その結
果、ブロックセレクト信号線１０９ａに接続されたセレ
クトゲート１０６1a、１０６2aは導通状態となり、主ビ
ット線１０４1 、１０４2 と副ビット線１０５1a、１０
５2aとは電気的に接続状態となり、副ビット線１０
５1a、１０５ 2aには主ビット線１０４1 、１０４2 の電
位が伝達される。また、ブロックセレクト信号線１０９
ｂに接続されたセレクトゲート１０６1b、１０６2bは非
導通状態を維持し、主ビット線１０４1 、１０４2 と副
ビット線１０５1b、１０５2bとを電気的に非接続状態と
し、副ビット線１０５1b、１０５2bは電気的に浮いた状
態（フローティング）になっている。
【００３２】またさらに、書込／消去制御回路１２６か
らの書込を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、コラムアドレス信号に基づいて選択するメモリセル
１０１11が配置される列に配置される主ビット線１０４
1 に接続されたトランスファゲート１１１1 に接続され
たコラムセレクト信号線１１２1 に第２の高電圧発生回
路１２４からの第２の高電位（たとえば６Ｖ）を与え、
残りのコラムセレクト信号線１１２2 の電位を接地電位
に維持する。その結果、コラムセレクト信号線１１２1
に接続されたトランスファゲート１１１1 は導通状態と
なり、入出力線１１０と主ビット線１０４1 、１０４2
とは電気的に接続状態になり、主ビット線１０４1 には
入出力線１１０の電位が伝達される。また、コラムセレ
クト信号線１１２2 に接続されたトランスファゲート１
１１2 は非導通状態を維持し、入出力線１１０と主ビッ
ト線１０４2 と電気的に接続状態とし、主ビット線１０
４2 は電気的に浮いた状態（フローティング）になって
いる。
らの書込を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、コラムアドレス信号に基づいて選択するメモリセル
１０１11が配置される列に配置される主ビット線１０４
1 に接続されたトランスファゲート１１１1 に接続され
たコラムセレクト信号線１１２1 に第２の高電圧発生回
路１２４からの第２の高電位（たとえば６Ｖ）を与え、
残りのコラムセレクト信号線１１２2 の電位を接地電位
に維持する。その結果、コラムセレクト信号線１１２1
に接続されたトランスファゲート１１１1 は導通状態と
なり、入出力線１１０と主ビット線１０４1 、１０４2
とは電気的に接続状態になり、主ビット線１０４1 には
入出力線１１０の電位が伝達される。また、コラムセレ
クト信号線１１２2 に接続されたトランスファゲート１
１１2 は非導通状態を維持し、入出力線１１０と主ビッ
ト線１０４2 と電気的に接続状態とし、主ビット線１０
４2 は電気的に浮いた状態（フローティング）になって
いる。
【００３３】また、書込／消去制御回路１２６からの書
込を意味する書込／消去信号を受けた書込回路１１９
は、入出力パッド１２１からデータ入出力バッファ１２
０を介して入力された情報に基つぎ、入出力線１１０に
第２の高電圧発生回路１２４からの第２の高電位（たと
えば６Ｖ）を与える。
込を意味する書込／消去信号を受けた書込回路１１９
は、入出力パッド１２１からデータ入出力バッファ１２
０を介して入力された情報に基つぎ、入出力線１１０に
第２の高電圧発生回路１２４からの第２の高電位（たと
えば６Ｖ）を与える。
【００３４】書込／消去制御回路１２６からの書込を意
味する書込／消去信号を受けたセンスアンプ１２２は非
活性状態とされているものである。
味する書込／消去信号を受けたセンスアンプ１２２は非
活性状態とされているものである。
【００３５】したがって、選択するメモリセル１０１11
においては、コントロールゲート電極が負電位（たとえ
ば−８Ｖ）に、ソース領域がフローティングに、ドレイ
ン領域が第２の高電位（たとえば６Ｖ）に、基板（第２
のウェル領域３０４ａ）が接地電位にされるため、ドレ
イン領域とコントロールゲート電極との間に高電界がか
かるため、フローティングゲート電極に蓄積された電子
は、フローティングゲート電極直下に位置し、ドレイン
電極上に位置するゲート酸化膜を介してトンネル現象に
よってドレイン電極が引抜かれるものである。
においては、コントロールゲート電極が負電位（たとえ
ば−８Ｖ）に、ソース領域がフローティングに、ドレイ
ン領域が第２の高電位（たとえば６Ｖ）に、基板（第２
のウェル領域３０４ａ）が接地電位にされるため、ドレ
イン領域とコントロールゲート電極との間に高電界がか
かるため、フローティングゲート電極に蓄積された電子
は、フローティングゲート電極直下に位置し、ドレイン
電極上に位置するゲート酸化膜を介してトンネル現象に
よってドレイン電極が引抜かれるものである。
【００３６】また、ワード線１０３1 に接続された非選
択のメモリセル１０１12においては、コントロールゲー
ト電極が負電位（たとえば−８Ｖ）に、ソース領域がフ
ローティングに、ドレイン領域がフローティングに、基
板（図６１の第２のウェル領域３０４ａ）が接地電位に
されているため、コントロールゲート電極とソース領
域、ドレイン領域、チャネル領域との間には高電界が生
じず、フローティングゲート電極に蓄積された電子が引
抜かれることもなく、またフローティングゲート電極に
電子が注入されることもないものである。
択のメモリセル１０１12においては、コントロールゲー
ト電極が負電位（たとえば−８Ｖ）に、ソース領域がフ
ローティングに、ドレイン領域がフローティングに、基
板（図６１の第２のウェル領域３０４ａ）が接地電位に
されているため、コントロールゲート電極とソース領
域、ドレイン領域、チャネル領域との間には高電界が生
じず、フローティングゲート電極に蓄積された電子が引
抜かれることもなく、またフローティングゲート電極に
電子が注入されることもないものである。
【００３７】さらに、ワード線１０３2 に接続された非
選択のメモリセル１０１21、１０１ 22においてはコント
ロールゲート電極が接地電位に、ソース領域がフローテ
ィングに、ドレイン領域がフローティングに、基板（図
６１の第２のウェル領域３０４ａ）が接地電位にされて
いるため、コントロールゲート電極とソース領域、ドレ
イン領域、チャネル領域との間には高電界が生じず、フ
ローティングゲート電極に蓄積された電子が引抜かれる
こともなく、また、フローティングゲート電極に電子が
注入されることもないのである。
選択のメモリセル１０１21、１０１ 22においてはコント
ロールゲート電極が接地電位に、ソース領域がフローテ
ィングに、ドレイン領域がフローティングに、基板（図
６１の第２のウェル領域３０４ａ）が接地電位にされて
いるため、コントロールゲート電極とソース領域、ドレ
イン領域、チャネル領域との間には高電界が生じず、フ
ローティングゲート電極に蓄積された電子が引抜かれる
こともなく、また、フローティングゲート電極に電子が
注入されることもないのである。
【００３８】またさらに、ワード線１０３3 、１０３4
に接続された非選択のメモリセル１０１31、１０１32、
１０１41、１０１42においては、コントロールゲート電
極が接地電位に、ソース領域がフローティングに、ドレ
イン領域がフローティングに、基板（図６１の第２のウ
ェル領域３０４ａ）が接地電位にされているため、コン
トロールゲート電極とソース領域、ドレイン領域、チャ
ネル領域との間には高電界が生じず、フローティングゲ
ート電極に蓄積された電子が引抜かれることもなく、ま
た、フローティングゲート電極に電子が注入されること
もないものである。
に接続された非選択のメモリセル１０１31、１０１32、
１０１41、１０１42においては、コントロールゲート電
極が接地電位に、ソース領域がフローティングに、ドレ
イン領域がフローティングに、基板（図６１の第２のウ
ェル領域３０４ａ）が接地電位にされているため、コン
トロールゲート電極とソース領域、ドレイン領域、チャ
ネル領域との間には高電界が生じず、フローティングゲ
ート電極に蓄積された電子が引抜かれることもなく、ま
た、フローティングゲート電極に電子が注入されること
もないものである。
【００３９】このようにして、外部から入力されたロウ
アドレス信号およびコラムアドレス信号に基づいて選択
される１つのメモリセル１０１11に対してだけ、そのフ
ローティングゲート電極に蓄積された電子をドレイン電
極側に引抜くことができ、書込を行なえるものである。
アドレス信号およびコラムアドレス信号に基づいて選択
される１つのメモリセル１０１11に対してだけ、そのフ
ローティングゲート電極に蓄積された電子をドレイン電
極側に引抜くことができ、書込を行なえるものである。
【００４０】（読出動作）ブロック１０２ａのメモリセ
ル１０１11に対して記憶された情報を読出、その他のメ
モリセル１０１12、１０１21、１０１22およびその他の
ブロック１０２ｂのメモリセル１０１31、１０１32、１
０１41、１０１42に対しては記憶された情報を読出さな
いものとする。
ル１０１11に対して記憶された情報を読出、その他のメ
モリセル１０１12、１０１21、１０１22およびその他の
ブロック１０２ｂのメモリセル１０１31、１０１32、１
０１41、１０１42に対しては記憶された情報を読出さな
いものとする。
【００４１】外部から読出を指示するための信号が書込
／消去制御回路１２６に入力されると、書込／消去制御
回路１２６は読出を意味する書込／消去信号をロウデコ
ーダ１１３とソース／ウェルデコーダ１１４とセレクト
ゲートデコーダ１１５とコラムデコーダ１１６と書込回
路１１９とセンスアンプ１２２と第１および第２の高電
圧発生回路１２３および１２４と負電圧発生回路１２５
に与え、これら回路の読出が行なえる状態となす。
／消去制御回路１２６に入力されると、書込／消去制御
回路１２６は読出を意味する書込／消去信号をロウデコ
ーダ１１３とソース／ウェルデコーダ１１４とセレクト
ゲートデコーダ１１５とコラムデコーダ１１６と書込回
路１１９とセンスアンプ１２２と第１および第２の高電
圧発生回路１２３および１２４と負電圧発生回路１２５
に与え、これら回路の読出が行なえる状態となす。
【００４２】一方、アドレスバッファ回路１１７にはア
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合アドレス信号とはメモリセル１０１11を
選択することを意味する時系列に入力されるロウアドレ
ス信号およびコラムアドレス信号である。
ドレス入力パッド１１８を介してアドレス信号が入力さ
れる。この場合アドレス信号とはメモリセル１０１11を
選択することを意味する時系列に入力されるロウアドレ
ス信号およびコラムアドレス信号である。
【００４３】書込／消去制御回路１２６からの読出を意
味する書込／消去信号およびアドレスバッファ１１７か
らのアドレス信号を受けたロウデコーダ１１３は、ロウ
アドレス信号に基づいて選択するメモリセル１０１11に
接続されるワード線１０３1に電源電位（たとえば３．
３Ｖ）を与え、残りのワード線１０３2 、１０３3 、１
０３4 すべての電位を接地電位に維持する。
味する書込／消去信号およびアドレスバッファ１１７か
らのアドレス信号を受けたロウデコーダ１１３は、ロウ
アドレス信号に基づいて選択するメモリセル１０１11に
接続されるワード線１０３1に電源電位（たとえば３．
３Ｖ）を与え、残りのワード線１０３2 、１０３3 、１
０３4 すべての電位を接地電位に維持する。
【００４４】また、書込／消去制御回路１２６からの読
出を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４は、すべてのソース線１０７ａ、１０７ｂとす
べてのメモリセル基板に接続されるウェル電位線１０８
ａ、１０８ｂの電位を接地電位に維持する。ここで、す
べてのメモリセル基板とは図６１に示した第２のウェル
領域３０４ａ、３０４ｂである。
出を意味する書込／消去信号およびアドレスバッファ１
１７からのアドレス信号を受けたソース／ウェルデコー
ダ１１４は、すべてのソース線１０７ａ、１０７ｂとす
べてのメモリセル基板に接続されるウェル電位線１０８
ａ、１０８ｂの電位を接地電位に維持する。ここで、す
べてのメモリセル基板とは図６１に示した第２のウェル
領域３０４ａ、３０４ｂである。
【００４５】さらに、書込／消去制御回路１２６からの
読出を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、ロウアドレス信号の一部およびコラムア
ドレスの一部に基づいて、選択するメモリセル１０１11
が存在するブロックに対応したブロックセレクト信号線
１０９ａに電源電位（たとえば３．３Ｖ）を与え、残り
のブロックセレクト信号線１０９ｂの電位を接地電位に
維持する。その結果、ブロックセレクト信号線１０９ａ
に接続されたセレクトゲート１０６1a、１０６2aは導通
状態となり、主ビット線１０４1 、１０４2 と副ビット
線１０５1a、１０５2aとを電気的に接続状態にする。ま
た、ブロックセレクト信号線１０９ｂに接続されたセレ
クトゲート１０６1b、１０６2bは非導通状態を維持し、
主ビット線１０４1 、１０４2 と副ビット線１０５1b、
１０５2bとを電気的に非接続状態とし、副ビット線１０
５ 1b、１０５2bは電気的に浮いた状態（フローティン
グ）になっている。
読出を意味する書込／消去信号およびアドレスバッファ
１１７からのアドレス信号を受けたセレクトゲートデコ
ーダ１１５は、ロウアドレス信号の一部およびコラムア
ドレスの一部に基づいて、選択するメモリセル１０１11
が存在するブロックに対応したブロックセレクト信号線
１０９ａに電源電位（たとえば３．３Ｖ）を与え、残り
のブロックセレクト信号線１０９ｂの電位を接地電位に
維持する。その結果、ブロックセレクト信号線１０９ａ
に接続されたセレクトゲート１０６1a、１０６2aは導通
状態となり、主ビット線１０４1 、１０４2 と副ビット
線１０５1a、１０５2aとを電気的に接続状態にする。ま
た、ブロックセレクト信号線１０９ｂに接続されたセレ
クトゲート１０６1b、１０６2bは非導通状態を維持し、
主ビット線１０４1 、１０４2 と副ビット線１０５1b、
１０５2bとを電気的に非接続状態とし、副ビット線１０
５ 1b、１０５2bは電気的に浮いた状態（フローティン
グ）になっている。
【００４６】またさらに、書込／消去制御回路１２６か
らの読出を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、コラムアドレス信号に基づいて選択するメモリセル
１０１11が配置される列に配置される主ビット線１０４
1 に接続されたトランスファゲート１１１1 に接続され
たコラムセレクト信号線１１２1 に電源電位を与え、残
りのコラムセレクト信号線１１２2 の電位を接地電位に
維持する。その結果、コラムセレクト信号線１１２1 に
接続されたトランスファゲート１１１1 は導通状態とな
り、入出力線１１０と主ビット線１０４1 、１０４2 と
を電気的に接続状態にする。また、コラムセレクト信号
線１１２2 に接続されたトランスファゲート１１１2 は
非導通状態を維持し、入出力線１１０と主ビット線１０
４2 とを電気的に非接続状態とし、主ビット線１０４2
は電気的に浮いた状態（フローティング）になってい
る。
らの読出を意味する書込／消去信号およびアドレスバッ
ファ１１７からのアドレス信号を受けたコラムデコーダ
は、コラムアドレス信号に基づいて選択するメモリセル
１０１11が配置される列に配置される主ビット線１０４
1 に接続されたトランスファゲート１１１1 に接続され
たコラムセレクト信号線１１２1 に電源電位を与え、残
りのコラムセレクト信号線１１２2 の電位を接地電位に
維持する。その結果、コラムセレクト信号線１１２1 に
接続されたトランスファゲート１１１1 は導通状態とな
り、入出力線１１０と主ビット線１０４1 、１０４2 と
を電気的に接続状態にする。また、コラムセレクト信号
線１１２2 に接続されたトランスファゲート１１１2 は
非導通状態を維持し、入出力線１１０と主ビット線１０
４2 とを電気的に非接続状態とし、主ビット線１０４2
は電気的に浮いた状態（フローティング）になってい
る。
【００４７】また、書込／消去制御回路１２６からの読
出を意味する書込／消去信号を受けた書込回路１１９
は、その出力がハイインピーダンス状態にされるので、
入出力線１１０に何ら影響を与えない。
出を意味する書込／消去信号を受けた書込回路１１９
は、その出力がハイインピーダンス状態にされるので、
入出力線１１０に何ら影響を与えない。
【００４８】書込／消去制御回路１２６からの読出を意
味する書込／消去信号を受けたセンスアンプ１２２は活
性状態とされ、入出力線１１０に低電位（たとえば１．
２Ｖ）を与え、入出力線１１０に電源が流れるか否かを
検出し、その検出情報を増幅して読出情報としてデータ
入出力バッファ１２０を介して入出力パッドに出力する
ものである。
味する書込／消去信号を受けたセンスアンプ１２２は活
性状態とされ、入出力線１１０に低電位（たとえば１．
２Ｖ）を与え、入出力線１１０に電源が流れるか否かを
検出し、その検出情報を増幅して読出情報としてデータ
入出力バッファ１２０を介して入出力パッドに出力する
ものである。
【００４９】したがって、選択するメモリセル１０１11
が情報を書込まれている場合、メモリセル１０１11のし
きい値電圧が低くなっているため、ワード線１０３1 に
電源電位が与えられることにより、メモリセル１０１11
は導通状態になっている。ここで、選択するメモリセル
１０１11が情報を書込まれている場合とはフローティン
グゲート電極に蓄積された電子が引抜されている場合で
ある。そのため、センスアンプ１２２から低電位が入出
力線１１０に与えられると、トランスファゲート１１１
1 、主ビット線１０４1 、セレクトゲート１０６1a、副
ビット線１０５ 1aおよびメモリセル１０１11を介してソ
ース線１０７ａに電流が流れ、センスアンプ１２２はそ
れを感知して、読出情報“１”としてデータ入出力バッ
ファ１２０に出力する。
が情報を書込まれている場合、メモリセル１０１11のし
きい値電圧が低くなっているため、ワード線１０３1 に
電源電位が与えられることにより、メモリセル１０１11
は導通状態になっている。ここで、選択するメモリセル
１０１11が情報を書込まれている場合とはフローティン
グゲート電極に蓄積された電子が引抜されている場合で
ある。そのため、センスアンプ１２２から低電位が入出
力線１１０に与えられると、トランスファゲート１１１
1 、主ビット線１０４1 、セレクトゲート１０６1a、副
ビット線１０５ 1aおよびメモリセル１０１11を介してソ
ース線１０７ａに電流が流れ、センスアンプ１２２はそ
れを感知して、読出情報“１”としてデータ入出力バッ
ファ１２０に出力する。
【００５０】一方、選択するメモリセル１０１11に情報
が書込まれていない場合は、メモリセル１０１11のしき
い値電圧が高くなっているため、ワード線１０３1 に電
源電位が与えられても、メモリセル１０１11は非導通状
態を維持したままになっている。ここで、選択するメモ
リセル１０１11に情報が書込まれていない場合とはフロ
ーティングゲート電極に電子が蓄積されている場合であ
る。そのため、センスアンプ１２２から低電位が入出力
線１１０に与えられても、ソース線１０７ａに電流が流
れる経路が生じないため、電流は流れず、センスアンプ
１２２はそれを感知して、読出情報“０”としてデータ
入出力バッファ１２０に出力する。
が書込まれていない場合は、メモリセル１０１11のしき
い値電圧が高くなっているため、ワード線１０３1 に電
源電位が与えられても、メモリセル１０１11は非導通状
態を維持したままになっている。ここで、選択するメモ
リセル１０１11に情報が書込まれていない場合とはフロ
ーティングゲート電極に電子が蓄積されている場合であ
る。そのため、センスアンプ１２２から低電位が入出力
線１１０に与えられても、ソース線１０７ａに電流が流
れる経路が生じないため、電流は流れず、センスアンプ
１２２はそれを感知して、読出情報“０”としてデータ
入出力バッファ１２０に出力する。
【００５１】このとき、選択するメモリセル１０１11が
接続されていない残りのワード線３ 2 〜３4 すべては接
地電位にされているため、これらワード線１０３2 〜１
０３ 4 に接続されたメモリセル１０１21〜１０１42はす
べてその記憶情報にかかわらず、非導通状態を維持して
いるため、これらメモリセル１０１21〜１０１42を介し
て電流が流れる経路が生じることはない。また、選択す
るメモリセル１０１11が接続されているワード線１０３
1 に接続された残りのメモリセル１０１12は、その記憶
情報に応じて導通状態もしくは非導通状態になるもの
の、これらメモリセル１０１12が接続される主ビット線
１０４2 はトランスファゲート１１１2 によって入出力
線１１０とは電気的に非接続状態とされているため、こ
れらメモリセル１０１12を介して電流が流れる経路が生
じることはない。
接続されていない残りのワード線３ 2 〜３4 すべては接
地電位にされているため、これらワード線１０３2 〜１
０３ 4 に接続されたメモリセル１０１21〜１０１42はす
べてその記憶情報にかかわらず、非導通状態を維持して
いるため、これらメモリセル１０１21〜１０１42を介し
て電流が流れる経路が生じることはない。また、選択す
るメモリセル１０１11が接続されているワード線１０３
1 に接続された残りのメモリセル１０１12は、その記憶
情報に応じて導通状態もしくは非導通状態になるもの
の、これらメモリセル１０１12が接続される主ビット線
１０４2 はトランスファゲート１１１2 によって入出力
線１１０とは電気的に非接続状態とされているため、こ
れらメモリセル１０１12を介して電流が流れる経路が生
じることはない。
【００５２】このようにして、外部から入力されたロウ
アドレス信号およびコラムアドレス信号に基づいて選択
される１つのメモリセル１０１11に対してだけ、その記
憶情報に基づいて電流が流れるか否かをセンスアンプ１
２２が検出できるため、メモリセル１０１11に記憶され
た情報を読出すことができるものである。
アドレス信号およびコラムアドレス信号に基づいて選択
される１つのメモリセル１０１11に対してだけ、その記
憶情報に基づいて電流が流れるか否かをセンスアンプ１
２２が検出できるため、メモリセル１０１11に記憶され
た情報を読出すことができるものである。
【００５３】以上に説明したようにＤＩＮＯＲ型フラッ
シュメモリにおいては、ブロック単位で複数のメモリセ
ルを一括消去する場合、メモリセルが形成されるウェル
領域にバックゲート（Ｖｂｂ）電圧を印加することにな
るため、このウェル領域を半導体基板から電気的に絶縁
するために、このウェル領域をさらに取り囲むようにウ
ェル領域を設けるトリプルウェル構造をとる必要があ
る。ここでいうトリプルウェル構造とは、図６１の３０
３と３０４ａの関係または３０３と３０４ｂとの関係で
ある。
シュメモリにおいては、ブロック単位で複数のメモリセ
ルを一括消去する場合、メモリセルが形成されるウェル
領域にバックゲート（Ｖｂｂ）電圧を印加することにな
るため、このウェル領域を半導体基板から電気的に絶縁
するために、このウェル領域をさらに取り囲むようにウ
ェル領域を設けるトリプルウェル構造をとる必要があ
る。ここでいうトリプルウェル構造とは、図６１の３０
３と３０４ａの関係または３０３と３０４ｂとの関係で
ある。
【００５４】このトリプルウェル構造を形成するため
に、現在用いられている方法として、高エネルギーイオ
ン注入により、ウェルを形成するというものがある。こ
の技術を用いると、ウェルの深さや、ウェル濃度、ウェ
ル注入範囲が制御しやすいという利点がある。また、以
上に説明したようにフラッシュメモリなどの不揮発性半
導体記憶装置の動作には、高電圧が必要となる。そのた
め、周辺回路には高電圧で動作する回路が設けられてい
る。このように高電圧で動作する回路を本明細書におい
ては、「高電圧周辺回路」と称することとする。この高
電圧周辺回路は、フラッシュメモリにおいては、主に書
込、消去動作のなどメモリセルに高電圧を印加する際に
使用される。
に、現在用いられている方法として、高エネルギーイオ
ン注入により、ウェルを形成するというものがある。こ
の技術を用いると、ウェルの深さや、ウェル濃度、ウェ
ル注入範囲が制御しやすいという利点がある。また、以
上に説明したようにフラッシュメモリなどの不揮発性半
導体記憶装置の動作には、高電圧が必要となる。そのた
め、周辺回路には高電圧で動作する回路が設けられてい
る。このように高電圧で動作する回路を本明細書におい
ては、「高電圧周辺回路」と称することとする。この高
電圧周辺回路は、フラッシュメモリにおいては、主に書
込、消去動作のなどメモリセルに高電圧を印加する際に
使用される。
【００５５】一方、周辺回路には通常の低電圧（たとえ
ば５Ｖ程度の電圧）で動作する回路も設けられている。
この低電圧で動作する周辺回路を「低電圧周辺回路」と
称することとする。以上説明したように、周辺回路には
高電圧周辺回路と低電圧周辺回路との２種類の回路が存
在する。
ば５Ｖ程度の電圧）で動作する回路も設けられている。
この低電圧で動作する周辺回路を「低電圧周辺回路」と
称することとする。以上説明したように、周辺回路には
高電圧周辺回路と低電圧周辺回路との２種類の回路が存
在する。
【００５６】従来から、周辺回路の基本素子としては一
般に図６０に示されるようなＬＤＤ（Lightly Doped Dr
ain ）型トランジスタが用いられてきた。図６０は、従
来から周辺回路の基本素子として用いられてきたＬＤＤ
型トランジスタの一例を示す。図６０を参照して、ｐ型
半導体基板２０１の主表面には、チャネル領域２０５を
規定するようにｎ型低濃度不純物領域２０６ａ、２０７
ａが所定間隔を隔てて形成されている。チャネル領域２
０５上には、ゲート絶縁膜２０２を介在してゲート電極
２０４が形成されている。また、ｐ型半導体基板２０１
の主表面には、上記のｎ型低濃度不純物領域２０６ａ、
２０７ａの端部よりもゲート電極２０４から離れた位置
に端部を有し、ゲート電極２０４から遠ざかる方向に延
びるｎ型高濃度不純物領域２０６ｂ、２０７ｂが形成さ
れている。
般に図６０に示されるようなＬＤＤ（Lightly Doped Dr
ain ）型トランジスタが用いられてきた。図６０は、従
来から周辺回路の基本素子として用いられてきたＬＤＤ
型トランジスタの一例を示す。図６０を参照して、ｐ型
半導体基板２０１の主表面には、チャネル領域２０５を
規定するようにｎ型低濃度不純物領域２０６ａ、２０７
ａが所定間隔を隔てて形成されている。チャネル領域２
０５上には、ゲート絶縁膜２０２を介在してゲート電極
２０４が形成されている。また、ｐ型半導体基板２０１
の主表面には、上記のｎ型低濃度不純物領域２０６ａ、
２０７ａの端部よりもゲート電極２０４から離れた位置
に端部を有し、ゲート電極２０４から遠ざかる方向に延
びるｎ型高濃度不純物領域２０６ｂ、２０７ｂが形成さ
れている。
【００５７】このｎ型高濃度不純物領域２０６ｂとｎ型
低濃度不純物領域２０６ａとからｎ型ドレイン領域２０
６が形成されている。また、ｎ型低濃度不純物領域２０
７ａとｎ型高濃度不純物領域２０７ｂとからｎ型ソース
領域２０７が形成されている。ｐ型半導体基板２０１上
では、層間絶縁膜２０９が形成されており、この層間絶
縁膜２０９においてｎ型ドレイン領域２０６上に位置す
る部分にコンタクトホールが設けられている。このコン
タクトホール内表面から層間絶縁膜２０９上にかけて配
線層２１１が形成されている。
低濃度不純物領域２０６ａとからｎ型ドレイン領域２０
６が形成されている。また、ｎ型低濃度不純物領域２０
７ａとｎ型高濃度不純物領域２０７ｂとからｎ型ソース
領域２０７が形成されている。ｐ型半導体基板２０１上
では、層間絶縁膜２０９が形成されており、この層間絶
縁膜２０９においてｎ型ドレイン領域２０６上に位置す
る部分にコンタクトホールが設けられている。このコン
タクトホール内表面から層間絶縁膜２０９上にかけて配
線層２１１が形成されている。
【００５８】以上のように、周辺回路の基本素子として
ＬＤＤ型トランジスタを用いることによって、高耐圧性
を確保しようとしてきたが、近年の素子の微細化に伴
い、ＬＤＤ型トランジスタを用いても高耐圧を確保する
ことが困難となってきている。ここで、トランジスタの
耐圧について説明することとする。
ＬＤＤ型トランジスタを用いることによって、高耐圧性
を確保しようとしてきたが、近年の素子の微細化に伴
い、ＬＤＤ型トランジスタを用いても高耐圧を確保する
ことが困難となってきている。ここで、トランジスタの
耐圧について説明することとする。
【００５９】トランジスタの耐圧には、一般にオフ耐圧
と呼ばれるものとオン耐圧と呼ばれるものがある。オフ
耐圧とは、ゲート電極に印加される電圧が０Ｖのときの
ソース、ドレイン間耐圧（ＢＶDS0 ）のことであり、オ
ン耐圧とは、ゲート電極に印加される電圧を変えた場合
のソース、ドレイン間耐圧の最小値（ＢＶDS）をいうも
のである。通常のトランジスタにおいては、ＢＶDS≧Ｂ
ＶDS0 であるので、トランジスタの動作電圧（ソース、
ドレイン間）ＶDSは、少なくとも次の条件を満たさなけ
ればならない。
と呼ばれるものとオン耐圧と呼ばれるものがある。オフ
耐圧とは、ゲート電極に印加される電圧が０Ｖのときの
ソース、ドレイン間耐圧（ＢＶDS0 ）のことであり、オ
ン耐圧とは、ゲート電極に印加される電圧を変えた場合
のソース、ドレイン間耐圧の最小値（ＢＶDS）をいうも
のである。通常のトランジスタにおいては、ＢＶDS≧Ｂ
ＶDS0 であるので、トランジスタの動作電圧（ソース、
ドレイン間）ＶDSは、少なくとも次の条件を満たさなけ
ればならない。
【００６０】ＶDS＞ＢＶDS ところで、トランジスタの動作時のソース、ドレイン間
耐圧は、E. Sun, J. Moll, J. Berger, and B. Alders,
“Breakdown Mechanism in Short-Channel MOSTransist
ors, ”IEEE Tech Dig, Int. Electron Device Meet,
Washington D.C. 1978, p.478. によってその機構が解
析されているように、寄生バイポーラ効果の一種であ
る。図６２は、寄生バイポーラ効果を説明するための説
明図である。短チャネルＭＯＳＦＥＴにおいて、ドレイ
ン電圧を増加すると、チャネル方向の電界がドレイン近
傍で著しく大きくなりアバランシェブレークダウンが起
きる。それにより、大量の電子・ホール対が生成され
る。
耐圧は、E. Sun, J. Moll, J. Berger, and B. Alders,
“Breakdown Mechanism in Short-Channel MOSTransist
ors, ”IEEE Tech Dig, Int. Electron Device Meet,
Washington D.C. 1978, p.478. によってその機構が解
析されているように、寄生バイポーラ効果の一種であ
る。図６２は、寄生バイポーラ効果を説明するための説
明図である。短チャネルＭＯＳＦＥＴにおいて、ドレイ
ン電圧を増加すると、チャネル方向の電界がドレイン近
傍で著しく大きくなりアバランシェブレークダウンが起
きる。それにより、大量の電子・ホール対が生成され
る。
【００６１】この生成されたキャリアのうち、ホール
は、図６２に示されるように、ｐ型シリコン基板４０１
側に流れ、基板電流（Ｉsub ）となる他、一部はｎ型ソ
ース領域４０３に流入する。このｎ型ソース領域４０３
に流入するホール電流によって、ｎ型ソース領域４０３
近傍の電圧が押し下げられ、ソース領域−基板間のｐｎ
接合のビルトインポテンシャルより大きくなるとソース
領域−基板間のｐｎ接合の順方向に電流が流れ始める。
は、図６２に示されるように、ｐ型シリコン基板４０１
側に流れ、基板電流（Ｉsub ）となる他、一部はｎ型ソ
ース領域４０３に流入する。このｎ型ソース領域４０３
に流入するホール電流によって、ｎ型ソース領域４０３
近傍の電圧が押し下げられ、ソース領域−基板間のｐｎ
接合のビルトインポテンシャルより大きくなるとソース
領域−基板間のｐｎ接合の順方向に電流が流れ始める。
【００６２】すなわち、ｎ型ソース領域４０３からｐ型
シリコン基板４０１に電子が流入することとなる。この
結果、ソース−基板−ドレインからなる寄生バイポーラ
トランジスタ動作が起こる。これがＭＯＳトランジスタ
の耐圧降下現象となる。なお、図６２においては、チャ
ネル領域上にはゲート絶縁膜４０４を介在してゲート電
極３０５が形成されている。また、チャネル領域を規定
するようにソース領域３０３およびドレイン領域３０２
が形成されている。
シリコン基板４０１に電子が流入することとなる。この
結果、ソース−基板−ドレインからなる寄生バイポーラ
トランジスタ動作が起こる。これがＭＯＳトランジスタ
の耐圧降下現象となる。なお、図６２においては、チャ
ネル領域上にはゲート絶縁膜４０４を介在してゲート電
極３０５が形成されている。また、チャネル領域を規定
するようにソース領域３０３およびドレイン領域３０２
が形成されている。
【００６３】上記の耐圧降下の原因としては、次の式を
挙げることができる。 ＩH ×Ｒsub ＞Ｖbuild-in 上式において、ＩH は、ソース領域に流入する電流を示
しており、Ｒsub は、基板−ソース領域間のホール電流
が流れ込む経路に沿った抵抗を示している。また、Ｖ
build-inは、ソース領域−基板間のｐｎ接合のビルトイ
ンポテンシャルを示している。
挙げることができる。 ＩH ×Ｒsub ＞Ｖbuild-in 上式において、ＩH は、ソース領域に流入する電流を示
しており、Ｒsub は、基板−ソース領域間のホール電流
が流れ込む経路に沿った抵抗を示している。また、Ｖ
build-inは、ソース領域−基板間のｐｎ接合のビルトイ
ンポテンシャルを示している。
【００６４】以上の説明より、トランジスタの耐圧を向
上させるためには、アバランシェブレークダウンにより
生ずるホール電流を減少させることが肝要であると言え
る。発生したホール電流の大部分からなる基板電流（Ｉ
sub ）は、アバランシェブレークダウン現象の直接のバ
ロメータである。また、ホットキャリア劣化の予想に用
いられる重要なパラメータでもある。この基板電流は、
ドレイン領域近傍のチャネル方向の最大電界強度に強く
依存し、一般に次式で表わされる。
上させるためには、アバランシェブレークダウンにより
生ずるホール電流を減少させることが肝要であると言え
る。発生したホール電流の大部分からなる基板電流（Ｉ
sub ）は、アバランシェブレークダウン現象の直接のバ
ロメータである。また、ホットキャリア劣化の予想に用
いられる重要なパラメータでもある。この基板電流は、
ドレイン領域近傍のチャネル方向の最大電界強度に強く
依存し、一般に次式で表わされる。
【００６５】Ｉsub ∝Ｉｄ・Ｅｍn+1 上式において、Ｉｄは、ドレイン電流を示し、Ｅｍはチ
ャネル方向の最大電界強度を示している。また、ｎ≒７
である。したがって、上記の式より、基板電流（ホール
電流）を減少させるためには、最大電界強度Ｅｍを減少
させる必要があると言える。
ャネル方向の最大電界強度を示している。また、ｎ≒７
である。したがって、上記の式より、基板電流（ホール
電流）を減少させるためには、最大電界強度Ｅｍを減少
させる必要があると言える。
【００６６】最大電界強度Ｅｍを減少させるための１つ
の方法としてはＬＤＤ型トランジスタにおいては、低濃
度不純物領域の幅を大きくすることが考えられる。それ
により、低濃度不純物領域にも十分空乏層を延ばすこと
ができ、その部分における電界強度を減少させることが
可能となる。図６３（Ａ）は、小柳，金子，清水，応用
物理学会講演予稿集（１９８３年秋）に開示された、低
濃度不純物領域幅とチャネル方向位置による電界強度と
の関係を示す図である。
の方法としてはＬＤＤ型トランジスタにおいては、低濃
度不純物領域の幅を大きくすることが考えられる。それ
により、低濃度不純物領域にも十分空乏層を延ばすこと
ができ、その部分における電界強度を減少させることが
可能となる。図６３（Ａ）は、小柳，金子，清水，応用
物理学会講演予稿集（１９８３年秋）に開示された、低
濃度不純物領域幅とチャネル方向位置による電界強度と
の関係を示す図である。
【００６７】図６３（Ａ）において、ＬSWは、低濃度不
純物領域のチャネル長方向の幅を示している。図６３
（Ａ）に示されているように、低濃度不純物領域幅を大
きくすることによって、この場合であればチャネル水平
方向電界εY の最大値が減少しているのがわかる。すな
わち、最大電界強度が減少していることになる。なお、
図６３（Ｂ）は、トランジスタのソース、ドレイン間耐
圧とドレイン領域の濃度（／ｃｍ3 ）との関係を示して
いるが、一般に、ドレイン領域の濃度が低くなれば、ソ
ース、ドレイン間領域の耐圧は向上しているのがわか
る。
純物領域のチャネル長方向の幅を示している。図６３
（Ａ）に示されているように、低濃度不純物領域幅を大
きくすることによって、この場合であればチャネル水平
方向電界εY の最大値が減少しているのがわかる。すな
わち、最大電界強度が減少していることになる。なお、
図６３（Ｂ）は、トランジスタのソース、ドレイン間耐
圧とドレイン領域の濃度（／ｃｍ3 ）との関係を示して
いるが、一般に、ドレイン領域の濃度が低くなれば、ソ
ース、ドレイン間領域の耐圧は向上しているのがわか
る。
【００６８】以上説明したように、トランジスタの耐圧
ＢＶDSを向上させるためには、その耐圧を決定している
寄生バイポーラ効果を抑制することが必要である。その
ためには、ホール電流を減少させなければならない。そ
れには最大電界強度Ｅｍを小さく抑える必要がある。そ
のための１つの方法としてＬＤＤ型のトランジスタの低
濃度不純物領域濃度を低くすることが有効であるといえ
る。
ＢＶDSを向上させるためには、その耐圧を決定している
寄生バイポーラ効果を抑制することが必要である。その
ためには、ホール電流を減少させなければならない。そ
れには最大電界強度Ｅｍを小さく抑える必要がある。そ
のための１つの方法としてＬＤＤ型のトランジスタの低
濃度不純物領域濃度を低くすることが有効であるといえ
る。
【００６９】また、図６３（Ｂ）に示されるように、こ
の低濃度不純物領域の濃度を制御することにより、耐圧
が制御できることもわかる。
の低濃度不純物領域の濃度を制御することにより、耐圧
が制御できることもわかる。
【００７０】また、最大電界強度Ｅｍを小さく抑えるも
う１つの方法として、ゲート酸化膜厚を厚くすることが
効果的である。
う１つの方法として、ゲート酸化膜厚を厚くすることが
効果的である。
【００７１】
【発明が解決しようとする課題】しかしながら、上述し
たように、周辺回路においてソース、ドレイン間耐圧を
十分確保できるように、ドレイン領域近傍の低濃度不純
物領域の濃度を一律に低くした場合およびゲート酸化膜
厚を厚くした場合、次のような問題が生じることとな
る。
たように、周辺回路においてソース、ドレイン間耐圧を
十分確保できるように、ドレイン領域近傍の低濃度不純
物領域の濃度を一律に低くした場合およびゲート酸化膜
厚を厚くした場合、次のような問題が生じることとな
る。
【００７２】図６３（Ｃ）は、ドレイン電流Ｉｄ（ｍ
Ａ）と、低濃度不純物領域の不純物濃度との関係を示す
図である。低濃度不純物領域の抵抗は相対的に高いた
め、この低濃度不純物領域の濃度を低くすることによっ
てその部分の抵抗値が増大してしまう。それにより、図
６３（Ｃ）に示されるように、低濃度不純物領域の濃度
を低くすることによってドレイン電流が減少してしま
う。
Ａ）と、低濃度不純物領域の不純物濃度との関係を示す
図である。低濃度不純物領域の抵抗は相対的に高いた
め、この低濃度不純物領域の濃度を低くすることによっ
てその部分の抵抗値が増大してしまう。それにより、図
６３（Ｃ）に示されるように、低濃度不純物領域の濃度
を低くすることによってドレイン電流が減少してしま
う。
【００７３】また、図６３（Ｄ）は、ドレイン電流Ｉｄ
（ｍＡ）と、ゲート酸化膜厚（Å）との関係を示す図で
ある。ゲート酸化膜厚が厚くなると、チャネル方向電界
を緩和するため、図６３（Ｄ）に示されるようにやはり
ドレイン電流が減少してしまう。
（ｍＡ）と、ゲート酸化膜厚（Å）との関係を示す図で
ある。ゲート酸化膜厚が厚くなると、チャネル方向電界
を緩和するため、図６３（Ｄ）に示されるようにやはり
ドレイン電流が減少してしまう。
【００７４】すなわち、動作速度が低減してしまうこと
になる。その結果、トランジスタの駆動能力を劣化させ
るといった問題点が生じる。この問題は、特に読出時間
に大きく影響する。すなわち、低電圧周辺回路と高電圧
周辺回路とを一律にドレイン領域近傍の低濃度不純物領
域の濃度を低くする、あるいはゲート酸化膜厚を厚くす
ることは、結果として読出速度等の性能を劣化させてし
まう。一方、書込動作および消去動作に関しては、電子
の注入あるいは引抜きに要する時間が大部分を占めるた
め、周辺回路に使用されるトランジスタの駆動能力には
あまり依存しないといえる。
になる。その結果、トランジスタの駆動能力を劣化させ
るといった問題点が生じる。この問題は、特に読出時間
に大きく影響する。すなわち、低電圧周辺回路と高電圧
周辺回路とを一律にドレイン領域近傍の低濃度不純物領
域の濃度を低くする、あるいはゲート酸化膜厚を厚くす
ることは、結果として読出速度等の性能を劣化させてし
まう。一方、書込動作および消去動作に関しては、電子
の注入あるいは引抜きに要する時間が大部分を占めるた
め、周辺回路に使用されるトランジスタの駆動能力には
あまり依存しないといえる。
【００７５】この発明は上記のような問題点を解決する
ためになされたものであり、この発明の１つの目的は高
電圧周辺回路におけるトランジスタの高耐圧化を損なう
ことなく、低電圧周辺回路のトランジスタの駆動能力を
確保し得る半導体記憶装置を提供することである。
ためになされたものであり、この発明の１つの目的は高
電圧周辺回路におけるトランジスタの高耐圧化を損なう
ことなく、低電圧周辺回路のトランジスタの駆動能力を
確保し得る半導体記憶装置を提供することである。
【００７６】この発明の他の目的は、トリプルウェルを
用いた高電圧周辺回路トランジスタを形成することによ
り、より高い耐圧を確保し得る半導体記憶装置を提供す
ることである。
用いた高電圧周辺回路トランジスタを形成することによ
り、より高い耐圧を確保し得る半導体記憶装置を提供す
ることである。
【００７７】この発明の他の目的は、注入ウェルを用い
た高電圧周辺回路トランジスタを形成することにより、
耐圧の制御を行ないやすい半導体記憶装置を提供するこ
とである。
た高電圧周辺回路トランジスタを形成することにより、
耐圧の制御を行ないやすい半導体記憶装置を提供するこ
とである。
【００７８】この発明の他の目的は、高電圧周辺回路に
おけるトランジスタの高耐圧化を損なうことなく、また
高電圧周辺回路におけるトランジスタの高耐圧化に伴う
著しい電流駆動能力の減少を避けることができる半導体
記憶装置を提供することである。
おけるトランジスタの高耐圧化を損なうことなく、また
高電圧周辺回路におけるトランジスタの高耐圧化に伴う
著しい電流駆動能力の減少を避けることができる半導体
記憶装置を提供することである。
【００７９】この発明の他の目的は、従来の製造工程に
余分な工程を付け加えることなく、高電圧周辺回路のト
ランジスタの高耐圧化と低電圧周辺回路のトランジスタ
の駆動能力の向上とが可能となる、半導体記憶装置の製
造方法を提供することである。
余分な工程を付け加えることなく、高電圧周辺回路のト
ランジスタの高耐圧化と低電圧周辺回路のトランジスタ
の駆動能力の向上とが可能となる、半導体記憶装置の製
造方法を提供することである。
【００８０】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板と、第１ないし第６の半導体ウ
ェル領域と、１対の高濃度不純物領域と、ゲート電極と
を備える。第１の半導体ウェル領域は、第２導電型であ
り、半導体基板内に埋込まれて形成される。第２と第３
の半導体ウェル領域は、第２導電型であり、第１の半導
体ウェル領域の上に接して形成され、互いに距離を隔て
て形成される。第４と第５の半導体ウェル領域は、第１
導電型であり、第１の半導体ウェル領域の上に接して形
成され、かつ第２と第３の半導体ウェル領域の間にそれ
ぞれに隣接して形成され、さらに互いに距離を隔てて形
成される。第６の半導体ウェル領域は、第２導電型であ
り、第４と第５の半導体ウェル領域の間に隣接して形成
され、かつ第１半導体ウェル領域の上に接して形成され
る。ゲート電極は第４と第５と第６の半導体ウェル領域
の上にゲート絶縁膜を介在させて形成される。１対の高
濃度不純物領域は、第１導電型であり、ゲート電極の両
側にあって第４と第５の半導体ウェル領域内にそれぞれ
形成され、かつ第４と第５の半導体ウェル領域よりも高
い不純物濃度を有する。
記憶装置は、半導体基板と、第１ないし第６の半導体ウ
ェル領域と、１対の高濃度不純物領域と、ゲート電極と
を備える。第１の半導体ウェル領域は、第２導電型であ
り、半導体基板内に埋込まれて形成される。第２と第３
の半導体ウェル領域は、第２導電型であり、第１の半導
体ウェル領域の上に接して形成され、互いに距離を隔て
て形成される。第４と第５の半導体ウェル領域は、第１
導電型であり、第１の半導体ウェル領域の上に接して形
成され、かつ第２と第３の半導体ウェル領域の間にそれ
ぞれに隣接して形成され、さらに互いに距離を隔てて形
成される。第６の半導体ウェル領域は、第２導電型であ
り、第４と第５の半導体ウェル領域の間に隣接して形成
され、かつ第１半導体ウェル領域の上に接して形成され
る。ゲート電極は第４と第５と第６の半導体ウェル領域
の上にゲート絶縁膜を介在させて形成される。１対の高
濃度不純物領域は、第１導電型であり、ゲート電極の両
側にあって第４と第５の半導体ウェル領域内にそれぞれ
形成され、かつ第４と第５の半導体ウェル領域よりも高
い不純物濃度を有する。
【００８１】請求項２に記載の半導体記憶装置において
は、半導体基板と、第１と第２の半導体ウェル領域と、
ゲート電極と、１対の高濃度不純物領域とを備える。半
導体基板は第１導電型である。第１と第２の半導体ウェ
ル領域は第２導電型であり半導体基板内に互いに距離を
隔てて形成される。ゲート電極は第１と第２の半導体ウ
ェル領域と半導体基板の領域との上にゲート絶縁膜を介
在させて形成される。１対の高濃度不純物領域は第２導
電型であり、ゲート絶縁膜の両側にあって第１と第２の
半導体ウェル領域内にそれぞれ形成され、かつ第１と第
２の半導体ウェル領域よりも高い不純物濃度を有する。
は、半導体基板と、第１と第２の半導体ウェル領域と、
ゲート電極と、１対の高濃度不純物領域とを備える。半
導体基板は第１導電型である。第１と第２の半導体ウェ
ル領域は第２導電型であり半導体基板内に互いに距離を
隔てて形成される。ゲート電極は第１と第２の半導体ウ
ェル領域と半導体基板の領域との上にゲート絶縁膜を介
在させて形成される。１対の高濃度不純物領域は第２導
電型であり、ゲート絶縁膜の両側にあって第１と第２の
半導体ウェル領域内にそれぞれ形成され、かつ第１と第
２の半導体ウェル領域よりも高い不純物濃度を有する。
【００８２】請求項３に記載の半導体記憶装置は、半導
体基板と、第１ないし第４の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域とを備える。半導体
基板は第１導電型である。第１の半導体ウェル領域は第
２導電型であり、半導体基板に埋込まれて形成される。
第２と第３の半導体ウェル領域は第２導電型であり、第
１の半導体ウェル領域の上に接して形成され、互いに距
離を隔てて形成される。第４の半導体ウェル領域は第２
導電型であり第２と第３の半導体ウェル領域の間に形成
され、かつ第１半導体ウェル領域の上に接して形成され
る。ゲート電極は第４の半導体ウェル領域の両側の半導
体基板の領域と第４の半導体ウェル領域の上にゲート絶
縁膜を介在させて形成される。１対の高濃度不純物領域
は第１導電型であり、ゲート電極の両側にあって半導体
基板内にそれぞれ形成され、かつ半導体基板よりも高い
不純物濃度を有する。
体基板と、第１ないし第４の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域とを備える。半導体
基板は第１導電型である。第１の半導体ウェル領域は第
２導電型であり、半導体基板に埋込まれて形成される。
第２と第３の半導体ウェル領域は第２導電型であり、第
１の半導体ウェル領域の上に接して形成され、互いに距
離を隔てて形成される。第４の半導体ウェル領域は第２
導電型であり第２と第３の半導体ウェル領域の間に形成
され、かつ第１半導体ウェル領域の上に接して形成され
る。ゲート電極は第４の半導体ウェル領域の両側の半導
体基板の領域と第４の半導体ウェル領域の上にゲート絶
縁膜を介在させて形成される。１対の高濃度不純物領域
は第１導電型であり、ゲート電極の両側にあって半導体
基板内にそれぞれ形成され、かつ半導体基板よりも高い
不純物濃度を有する。
【００８３】請求項４に記載の半導体記憶装置は、半導
体基板と、第１ないし第４の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域と、低濃度不純物領
域とを備える。半導体基板は第１導電型である。第１の
半導体ウェル領域は第２導電型であり、半導体基板に埋
込まれて形成される。第２と第３の半導体ウェル領域は
第２導電型であり第１の半導体ウェル領域の上に接して
形成され、互いに距離を隔てて形成される。第４の半導
体ウェル領域は第１導電型であり、第１の半導体ウェル
領域の上に接して形成され、かつ第２と第３の半導体ウ
ェル領域の間に隣接して形成される。ゲート電極は第２
と第４の半導体ウェル領域の上にゲート絶縁膜を介在さ
せて形成される。１対の高濃度不純物領域は第１導電型
であり、ゲート電極の両側にあって第２の半導体ウェル
領域内にそれぞれ形成され、第４の半導体ウェル領域よ
りも高い不純物濃度を有する。低濃度不純物領域は第１
導電型であり、第２の半導体ウェル領域内に形成された
高濃度不純物領域の一方に接してゲート電極の側に延び
るように形成され、かつ高濃度不純物領域よりも低い不
純物濃度を有する。
体基板と、第１ないし第４の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域と、低濃度不純物領
域とを備える。半導体基板は第１導電型である。第１の
半導体ウェル領域は第２導電型であり、半導体基板に埋
込まれて形成される。第２と第３の半導体ウェル領域は
第２導電型であり第１の半導体ウェル領域の上に接して
形成され、互いに距離を隔てて形成される。第４の半導
体ウェル領域は第１導電型であり、第１の半導体ウェル
領域の上に接して形成され、かつ第２と第３の半導体ウ
ェル領域の間に隣接して形成される。ゲート電極は第２
と第４の半導体ウェル領域の上にゲート絶縁膜を介在さ
せて形成される。１対の高濃度不純物領域は第１導電型
であり、ゲート電極の両側にあって第２の半導体ウェル
領域内にそれぞれ形成され、第４の半導体ウェル領域よ
りも高い不純物濃度を有する。低濃度不純物領域は第１
導電型であり、第２の半導体ウェル領域内に形成された
高濃度不純物領域の一方に接してゲート電極の側に延び
るように形成され、かつ高濃度不純物領域よりも低い不
純物濃度を有する。
【００８４】請求項５に記載の半導体記憶装置は、半導
体基板と、第１ないし第３の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域と、低濃度不純物領
域とを備える。半導体基板は第１導電型である。第１の
半導体ウェル領域は第２導電型であり、半導体基板に埋
込まれて形成される。第２と第３の半導体ウェル領域は
第２導電型であり、第１の半導体ウェル領域の上に接し
て形成され、互いに距離を隔てて形成される。ゲート電
極は第２と第３の半導体ウェル領域の間の半導体基板の
領域と第２の半導体ウェル領域の上にゲート絶縁膜を介
在させて形成される。１対の高濃度不純物領域は第１導
電型であり、ゲート電極の両側にあって第２と第３の半
導体ウェル領域の間の半導体基板の領域内と第２の半導
体ウェル領域内にそれぞれ形成される。低濃度不純物領
域は第１導電型であり、第２の半導体ウェル領域内に形
成された高濃度不純物領域の一方に接してゲート電極の
側に延びるように形成され、かつ高濃度不純物領域より
も低い不純物濃度を有する。
体基板と、第１ないし第３の半導体ウェル領域と、ゲー
ト電極と、１対の高濃度不純物領域と、低濃度不純物領
域とを備える。半導体基板は第１導電型である。第１の
半導体ウェル領域は第２導電型であり、半導体基板に埋
込まれて形成される。第２と第３の半導体ウェル領域は
第２導電型であり、第１の半導体ウェル領域の上に接し
て形成され、互いに距離を隔てて形成される。ゲート電
極は第２と第３の半導体ウェル領域の間の半導体基板の
領域と第２の半導体ウェル領域の上にゲート絶縁膜を介
在させて形成される。１対の高濃度不純物領域は第１導
電型であり、ゲート電極の両側にあって第２と第３の半
導体ウェル領域の間の半導体基板の領域内と第２の半導
体ウェル領域内にそれぞれ形成される。低濃度不純物領
域は第１導電型であり、第２の半導体ウェル領域内に形
成された高濃度不純物領域の一方に接してゲート電極の
側に延びるように形成され、かつ高濃度不純物領域より
も低い不純物濃度を有する。
【００８５】請求項６に記載の半導体記憶装置は、半導
体基板と、半導体ウェル領域と、ゲート電極と、１対の
高濃度不純物領域と、低濃度不純物領域とを備える。半
導体基板は第１導電型である。半導体ウェル領域は第２
導電型であり、半導体基板内に形成される。ゲート電極
は半導体ウェル領域とそれに隣接した半導体基板の領域
との上にゲート絶縁膜を介在させて形成される。１対の
高濃度不純物領域は第２導電型であり、ゲート電極の両
側にあって半導体基板内と半導体ウェル領域内とにそれ
ぞれ形成される。低濃度不純物領域は第２導電型であ
り、半導体基板内に形成された高濃度不純物領域の一方
に接してゲート電極の側に延びるように形成され、かつ
高濃度不純物領域よりも低い不純物濃度を有する。
体基板と、半導体ウェル領域と、ゲート電極と、１対の
高濃度不純物領域と、低濃度不純物領域とを備える。半
導体基板は第１導電型である。半導体ウェル領域は第２
導電型であり、半導体基板内に形成される。ゲート電極
は半導体ウェル領域とそれに隣接した半導体基板の領域
との上にゲート絶縁膜を介在させて形成される。１対の
高濃度不純物領域は第２導電型であり、ゲート電極の両
側にあって半導体基板内と半導体ウェル領域内とにそれ
ぞれ形成される。低濃度不純物領域は第２導電型であ
り、半導体基板内に形成された高濃度不純物領域の一方
に接してゲート電極の側に延びるように形成され、かつ
高濃度不純物領域よりも低い不純物濃度を有する。
【００８６】請求項７に記載の半導体記憶装置は、半導
体基板と、第１と第２の半導体ウェル領域と、ゲート電
極と、１対の高濃度不純物領域と、低濃度不純物領域と
を備える。半導体基板は第１導電型である。第１の半導
体ウェル領域は第２導電型であり半導体基板に形成され
る。第２の半導体ウェル領域は第１導電型であり半導体
基板内に形成され、第１の半導体ウェル領域に隣接して
形成される。ゲート電極は第１と第２の半導体ウェル領
域の上にゲート絶縁膜を介在させて形成される。１対の
高濃度不純物領域は第２導電型であり、ゲート電極の両
側にあって第１と第２の半導体ウェル領域内にそれぞれ
形成される。低濃度不純物領域は第２導電型であり、第
２の半導体ウェル領域内に形成された高濃度不純物領域
の一方に接してゲート電極の側に延びるように形成さ
れ、かつ高濃度不純物領域よりも低い不純物濃度を有す
る。
体基板と、第１と第２の半導体ウェル領域と、ゲート電
極と、１対の高濃度不純物領域と、低濃度不純物領域と
を備える。半導体基板は第１導電型である。第１の半導
体ウェル領域は第２導電型であり半導体基板に形成され
る。第２の半導体ウェル領域は第１導電型であり半導体
基板内に形成され、第１の半導体ウェル領域に隣接して
形成される。ゲート電極は第１と第２の半導体ウェル領
域の上にゲート絶縁膜を介在させて形成される。１対の
高濃度不純物領域は第２導電型であり、ゲート電極の両
側にあって第１と第２の半導体ウェル領域内にそれぞれ
形成される。低濃度不純物領域は第２導電型であり、第
２の半導体ウェル領域内に形成された高濃度不純物領域
の一方に接してゲート電極の側に延びるように形成さ
れ、かつ高濃度不純物領域よりも低い不純物濃度を有す
る。
【００８７】請求項８に記載の半導体記憶装置において
は、請求項１ないし７のいずれかに記載の半導体記憶装
置のゲート絶縁膜のドレイン側端部の厚みがゲート絶縁
膜の中央部の厚みよりも厚い。
は、請求項１ないし７のいずれかに記載の半導体記憶装
置のゲート絶縁膜のドレイン側端部の厚みがゲート絶縁
膜の中央部の厚みよりも厚い。
【００８８】請求項９に記載の半導体記憶装置の製造方
法は以下（ａ）〜（ｆ）の工程を備える。
法は以下（ａ）〜（ｆ）の工程を備える。
【００８９】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより半導体基板内部に第１半導体ウェル
領域を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより半導体基板内部に第１半導体ウェル
領域を形成する工程。
【００９０】（ｂ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
【００９１】（ｃ） 第２の注入深さで第１導電型の不
純物イオンを注入することにより、第２と第３の半導体
ウェル領域の間にそれぞれに隣接して第４と第５の半導
体ウェル領域を互いに距離を隔てて形成する工程。
純物イオンを注入することにより、第２と第３の半導体
ウェル領域の間にそれぞれに隣接して第４と第５の半導
体ウェル領域を互いに距離を隔てて形成する工程。
【００９２】（ｄ） 第２の注入深さで第２導電型の不
純物イオンを注入することにより、第６の半導体ウェル
領域を第４と第５の半導体ウェル領域の間に隣接して形
成する工程。
純物イオンを注入することにより、第６の半導体ウェル
領域を第４と第５の半導体ウェル領域の間に隣接して形
成する工程。
【００９３】（ｅ） 第４と第５と第６の半導体ウェル
領域上にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
領域上にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
【００９４】（ｆ） 第２の注入深さよりも浅い第３の
注入深さで第１導電型の不純物イオンを注入することに
より、第４と第５の半導体ウェル領域よりも高い不純物
濃度を有する１対の第１導電型の高濃度不純物領域をゲ
ート電極の両側に形成する工程。
注入深さで第１導電型の不純物イオンを注入することに
より、第４と第５の半導体ウェル領域よりも高い不純物
濃度を有する１対の第１導電型の高濃度不純物領域をゲ
ート電極の両側に形成する工程。
【００９５】請求項１０に記載の半導体記憶装置の製造
方法は以下（ａ）〜（ｃ）の工程を備える。
方法は以下（ａ）〜（ｃ）の工程を備える。
【００９６】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内に第１と第２の半導
体ウェル領域を互いに距離を隔てて形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内に第１と第２の半導
体ウェル領域を互いに距離を隔てて形成する工程。
【００９７】（ｂ） 第１と第２の半導体ウェル領域と
半導体基板の領域との上にゲート絶縁膜を介在させてゲ
ート電極を形成する工程。
半導体基板の領域との上にゲート絶縁膜を介在させてゲ
ート電極を形成する工程。
【００９８】（ｃ） ゲート電極の両側で第１と第２の
半導体ウェル領域のそれぞれに第１の注入深さよりも浅
い第２の注入深さで第２導電型の不純物イオンを注入す
ることにより、第１と第２の半導体ウェル領域よりも高
い不純物濃度を有する１対の第２導電型の高濃度不純物
領域を形成する工程。
半導体ウェル領域のそれぞれに第１の注入深さよりも浅
い第２の注入深さで第２導電型の不純物イオンを注入す
ることにより、第１と第２の半導体ウェル領域よりも高
い不純物濃度を有する１対の第２導電型の高濃度不純物
領域を形成する工程。
【００９９】請求項１１に記載の半導体記憶装置の製造
方法は以下（ａ）〜（ｅ）の工程を備える。
方法は以下（ａ）〜（ｅ）の工程を備える。
【０１００】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
【０１０１】（ｂ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
【０１０２】（ｃ） 第２の注入深さで第２導電型の不
純物イオンを注入することにより、第４の半導体ウェル
領域を第２と第３の半導体ウェル領域の間に第１の半導
体ウェル領域の上に接するように形成する工程。
純物イオンを注入することにより、第４の半導体ウェル
領域を第２と第３の半導体ウェル領域の間に第１の半導
体ウェル領域の上に接するように形成する工程。
【０１０３】（ｄ） 第４の半導体ウェル領域と第４の
半導体ウェル領域の両側の半導体基板の領域との上にゲ
ート絶縁膜を介在させてゲート電極を形成する工程。
半導体ウェル領域の両側の半導体基板の領域との上にゲ
ート絶縁膜を介在させてゲート電極を形成する工程。
【０１０４】（ｅ） 第２の注入深さよりも浅い第３の
注入深さで半導体基板内に第１導電型の不純物イオンを
注入することにより、半導体基板よりも高い不純物濃度
を有する１対の第１導電型の高濃度不純物領域をゲート
電極の両側に形成する工程。
注入深さで半導体基板内に第１導電型の不純物イオンを
注入することにより、半導体基板よりも高い不純物濃度
を有する１対の第１導電型の高濃度不純物領域をゲート
電極の両側に形成する工程。
【０１０５】請求項１２に記載の半導体記憶装置の製造
方法は（ａ）〜（ｆ）の工程を備える。
方法は（ａ）〜（ｆ）の工程を備える。
【０１０６】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
【０１０７】（ｂ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
【０１０８】（ｃ） 第２の注入深さで第１導電型の不
純物イオンを注入することにより、第２と第３の半導体
ウェル領域の間に隣接して第４の半導体ウェル領域を形
成する工程。
純物イオンを注入することにより、第２と第３の半導体
ウェル領域の間に隣接して第４の半導体ウェル領域を形
成する工程。
【０１０９】（ｄ） 第２と第４の半導体ウェル領域上
にゲート絶縁膜を介在させてゲート電極を形成する工
程。
にゲート絶縁膜を介在させてゲート電極を形成する工
程。
【０１１０】（ｅ） 第２の注入深さよりも浅い第３の
注入深さで第１導電型の不純物イオンを注入することに
より、１対の第１導電型の高濃度不純物領域をゲート電
極の両側であって第２と第４の半導体ウェル領域内にそ
れぞれ形成する工程。
注入深さで第１導電型の不純物イオンを注入することに
より、１対の第１導電型の高濃度不純物領域をゲート電
極の両側であって第２と第４の半導体ウェル領域内にそ
れぞれ形成する工程。
【０１１１】（ｆ） 第２の半導体ウェル領域内に形成
されるべき高濃度不純物領域の一方に接してゲート電極
の側に延びるように、高濃度不純物領域よりも低い不純
物濃度を有する第１導電型の低濃度不純物領域を形成す
る工程。
されるべき高濃度不純物領域の一方に接してゲート電極
の側に延びるように、高濃度不純物領域よりも低い不純
物濃度を有する第１導電型の低濃度不純物領域を形成す
る工程。
【０１１２】請求項１３に記載の半導体記憶装置の製造
方法は（ａ）〜（ｅ）の工程を備える。
方法は（ａ）〜（ｅ）の工程を備える。
【０１１３】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内部に第１の半導体ウ
ェル領域を形成する工程。
【０１１４】（ｂ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
注入深さで第２導電型の不純物イオンを注入することに
より、第１の半導体ウェル領域の上に接するように第２
と第３の半導体ウェル領域を互いに距離を隔てて形成す
る工程。
【０１１５】（ｃ） 第２と第３の半導体ウェル領域の
間の半導体基板の領域と第２の半導体ウェル領域との上
にゲート絶縁膜を介在させてゲート電極を形成する工
程。 （ｄ） 第２の注入深さよりも浅い第３の注入深さで第
１導電型の不純物イオンを注入することにより、１対の
第１導電型の高濃度不純物領域をゲート電極の両側でか
つ第２と第３の半導体ウェル領域の間の半導体基板の領
域内と第２の半導体ウェル領域内にそれぞれ形成する工
程。
間の半導体基板の領域と第２の半導体ウェル領域との上
にゲート絶縁膜を介在させてゲート電極を形成する工
程。 （ｄ） 第２の注入深さよりも浅い第３の注入深さで第
１導電型の不純物イオンを注入することにより、１対の
第１導電型の高濃度不純物領域をゲート電極の両側でか
つ第２と第３の半導体ウェル領域の間の半導体基板の領
域内と第２の半導体ウェル領域内にそれぞれ形成する工
程。
【０１１６】（ｅ） 第２の半導体ウェル領域内に形成
されるべき高濃度不純物領域の一方に接してゲート電極
の側に延びるように高濃度不純物領域よりも低い不純物
濃度を有する第１導電型の低濃度不純物領域を形成する
工程。
されるべき高濃度不純物領域の一方に接してゲート電極
の側に延びるように高濃度不純物領域よりも低い不純物
濃度を有する第１導電型の低濃度不純物領域を形成する
工程。
【０１１７】請求項１４に記載の半導体記憶装置の製造
方法は（ａ）〜（ｄ）の工程を備える。
方法は（ａ）〜（ｄ）の工程を備える。
【０１１８】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内に半導体ウェル領域
を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより、半導体基板内に半導体ウェル領域
を形成する工程。
【０１１９】（ｂ） 半導体ウェル領域とそれに隣接し
た半導体基板の領域との上にゲート絶縁膜を介在させて
ゲート電極を形成する工程。
た半導体基板の領域との上にゲート絶縁膜を介在させて
ゲート電極を形成する工程。
【０１２０】（ｃ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、１対の第２導電型の高濃度不純物領域をゲート電
極の両側でかつ半導体ウェル領域と半導体基板にそれぞ
れ形成する工程。
注入深さで第２導電型の不純物イオンを注入することに
より、１対の第２導電型の高濃度不純物領域をゲート電
極の両側でかつ半導体ウェル領域と半導体基板にそれぞ
れ形成する工程。
【０１２１】（ｄ） 半導体基板内に形成される高濃度
不純物領域の一方に接してゲート電極の側に延び、かつ
高濃度不純物領域よりも低い不純物濃度を有する第２導
電型の低濃度不純物領域を半導体基板内に形成する工
程。
不純物領域の一方に接してゲート電極の側に延び、かつ
高濃度不純物領域よりも低い不純物濃度を有する第２導
電型の低濃度不純物領域を半導体基板内に形成する工
程。
【０１２２】請求項１５に記載の半導体記憶装置の製造
方法は（ａ）〜（ｅ）の工程を備える。
方法は（ａ）〜（ｅ）の工程を備える。
【０１２３】高電圧周辺回路の形成領域を含む第１導電
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより半導体基板に第１の半導体ウェル領
域を形成する工程。
型の半導体基板に、 （ａ） 第１の注入深さで第２導電型の不純物イオンを
注入することにより半導体基板に第１の半導体ウェル領
域を形成する工程。
【０１２４】（ｂ） 第１の注入深さで第１導電型の不
純物イオンを注入することにより、第１の半導体ウェル
領域に隣接するように第２の半導体ウェル領域を形成す
る工程。
純物イオンを注入することにより、第１の半導体ウェル
領域に隣接するように第２の半導体ウェル領域を形成す
る工程。
【０１２５】（ｃ） 第１と第２の半導体ウェル領域の
上にゲート絶縁膜を介在させてゲート電極を形成する工
程。
上にゲート絶縁膜を介在させてゲート電極を形成する工
程。
【０１２６】（ｄ） 第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より１対の第２導電型の高濃度不純物領域をゲート電極
の両側でかつ第１と第２の半導体ウェル領域内にそれぞ
れ形成する工程。
注入深さで第２導電型の不純物イオンを注入することに
より１対の第２導電型の高濃度不純物領域をゲート電極
の両側でかつ第１と第２の半導体ウェル領域内にそれぞ
れ形成する工程。
【０１２７】（ｅ） 第２の半導体ウェル領域内に形成
される高濃度不純物領域の一方に接してゲート電極の側
に延び、かつ高濃度不純物領域よりも低い不純物濃度を
有する第２導電型の低濃度不純物領域を形成する工程。
される高濃度不純物領域の一方に接してゲート電極の側
に延び、かつ高濃度不純物領域よりも低い不純物濃度を
有する第２導電型の低濃度不純物領域を形成する工程。
【０１２８】請求項１６に記載の半導体記憶装置の製造
方法は請求項９ないし１５のいずれかに記載の半導体記
憶装置の製造方法に以下の工程を加える。
方法は請求項９ないし１５のいずれかに記載の半導体記
憶装置の製造方法に以下の工程を加える。
【０１２９】ゲート絶縁膜のドレイン側端部となるべき
部分に絶縁膜を形成する工程。請求項１ないし７に記載
の半導体記憶装置においては、ドレイン側に広い低濃度
層が存在するため、ドレイン側の電界強度を減少させる
ことができる。またドレイン側のウェルは注入ウェルで
ある。よって濃度、深さを制御しやすい。
部分に絶縁膜を形成する工程。請求項１ないし７に記載
の半導体記憶装置においては、ドレイン側に広い低濃度
層が存在するため、ドレイン側の電界強度を減少させる
ことができる。またドレイン側のウェルは注入ウェルで
ある。よって濃度、深さを制御しやすい。
【０１３０】請求項８に記載の半導体記憶装置において
は、ドレイン側に広い低濃度層が存在するため、ドレイ
ン側の電界強度を減少させることができる。また、ゲー
ト酸化膜全体を厚くするとドレイン電流が減少する。し
かし、ドレイン側のゲート酸化膜がゲート酸化膜中央部
に比べて厚みが厚くなっているので、ドレイン電流を必
要以上に減少させずにドレイン側の電界強度を減少させ
ることができる。また、ドレイン側のウェルは注入ウェ
ルである。よって、濃度、深さを制御しやすい。
は、ドレイン側に広い低濃度層が存在するため、ドレイ
ン側の電界強度を減少させることができる。また、ゲー
ト酸化膜全体を厚くするとドレイン電流が減少する。し
かし、ドレイン側のゲート酸化膜がゲート酸化膜中央部
に比べて厚みが厚くなっているので、ドレイン電流を必
要以上に減少させずにドレイン側の電界強度を減少させ
ることができる。また、ドレイン側のウェルは注入ウェ
ルである。よって、濃度、深さを制御しやすい。
【０１３１】請求項９ないし１５に記載の半導体記憶装
置の製造方法においては、ドレイン側に広い低濃度拡散
層を形成する工程を備える。そのため、ドレイン側の電
界強度を減少させることができる。また、高電圧トラン
ジスタ領域５１、５２のソース、ドレインを低電圧トラ
ンジスタ領域５３、５４のウェルと同一工程で形成す
る。よって、マスクや工程を増やすことなく低電圧トラ
ンジスタの駆動能力を下げず、かつ高耐圧トランジスタ
を作ることができる。また、ドレイン側のウェルを注入
により形成する工程を備える。よって濃度、深さを制御
しやすい。
置の製造方法においては、ドレイン側に広い低濃度拡散
層を形成する工程を備える。そのため、ドレイン側の電
界強度を減少させることができる。また、高電圧トラン
ジスタ領域５１、５２のソース、ドレインを低電圧トラ
ンジスタ領域５３、５４のウェルと同一工程で形成す
る。よって、マスクや工程を増やすことなく低電圧トラ
ンジスタの駆動能力を下げず、かつ高耐圧トランジスタ
を作ることができる。また、ドレイン側のウェルを注入
により形成する工程を備える。よって濃度、深さを制御
しやすい。
【０１３２】請求項１６に記載の半導体記憶装置の製造
方法においては、ドレイン側に広い低濃度拡散層を形成
する工程を備える。よってドレイン側の電界強度を減少
させることができる。また、ドレイン側のゲート酸化膜
をゲート酸化膜中央部に比べ厚みを厚くする工程を備え
る。よって、ドレイン側の電界強度を減少させることが
できる。また、マスクや工程を増やすことなく低電圧ト
ランジスタの駆動能力を下げずかつ高耐圧トランジスタ
を作ることができる。また、ドレイン側のウェルを注入
によって形成する工程を備える。よって、濃度、深さを
制御しやすい。
方法においては、ドレイン側に広い低濃度拡散層を形成
する工程を備える。よってドレイン側の電界強度を減少
させることができる。また、ドレイン側のゲート酸化膜
をゲート酸化膜中央部に比べ厚みを厚くする工程を備え
る。よって、ドレイン側の電界強度を減少させることが
できる。また、マスクや工程を増やすことなく低電圧ト
ランジスタの駆動能力を下げずかつ高耐圧トランジスタ
を作ることができる。また、ドレイン側のウェルを注入
によって形成する工程を備える。よって、濃度、深さを
制御しやすい。
【０１３３】
（実施の形態１）実施の形態１は請求項１，２に記載の
半導体記憶装置および請求項９，１０に記載の半導体記
憶装置の製造方法を開示するものである。以下、本発明
に従った半導体記憶装置およびその製造方法の実施の一
形態について図１〜図１５を参照して説明する。
半導体記憶装置および請求項９，１０に記載の半導体記
憶装置の製造方法を開示するものである。以下、本発明
に従った半導体記憶装置およびその製造方法の実施の一
形態について図１〜図１５を参照して説明する。
【０１３４】図１（Ａ）は本願発明の半導体記憶装置の
実施の形態１の断面図である。図の左側５１〜５４が周
辺回路領域、右側５５がメモリセル領域を示している。
実施の形態１の断面図である。図の左側５１〜５４が周
辺回路領域、右側５５がメモリセル領域を示している。
【０１３５】図１（Ａ）の本発明における高電圧トラン
ジスタ４５、４６について、その構造について説明す
る。
ジスタ４５、４６について、その構造について説明す
る。
【０１３６】ｐＭＯＳ高電圧トランジスタ４５は、シリ
コン基板１にボトムｎウェル８、ｎウェル１１およびｐ
ウェル１６が形成されている。このｐウェル１６はボト
ムｎウェル８上にあり、このｐウェル１６がソース／ド
レインとなり、チャネル領域を規定する。また、ｎウェ
ル１１もボトムｎウェル８上にあり、かつｐウェル１６
に隣接するように形成されている。
コン基板１にボトムｎウェル８、ｎウェル１１およびｐ
ウェル１６が形成されている。このｐウェル１６はボト
ムｎウェル８上にあり、このｐウェル１６がソース／ド
レインとなり、チャネル領域を規定する。また、ｎウェ
ル１１もボトムｎウェル８上にあり、かつｐウェル１６
に隣接するように形成されている。
【０１３７】ｎＭＯＳ高電圧トランジスタ４６は、シリ
コン基板１の主表面上にｎウェルでソース／ドレイン１
２を形成し、チャネル領域を規定している。
コン基板１の主表面上にｎウェルでソース／ドレイン１
２を形成し、チャネル領域を規定している。
【０１３８】またいずれの高電圧トランジスタ４５、４
６も、チャネル領域上にはシリコン酸化膜２１を介し
て、ゲート電極２４が形成されている。ここで、ｎウェ
ル、ｐウェルの濃度は、望ましくは１０13／ｃｍ2 程度
である。また、本発明における高電圧トランジスタのソ
ース／ドレインとして注入されるウェルは、そのゲート
側端が必ずゲート電極２４の下に位置している。
６も、チャネル領域上にはシリコン酸化膜２１を介し
て、ゲート電極２４が形成されている。ここで、ｎウェ
ル、ｐウェルの濃度は、望ましくは１０13／ｃｍ2 程度
である。また、本発明における高電圧トランジスタのソ
ース／ドレインとして注入されるウェルは、そのゲート
側端が必ずゲート電極２４の下に位置している。
【０１３９】またゲート電極２４の側壁には、サイドウ
ォール絶縁膜２９が形成されている。また、ゲート電極
２４端からサイドウォール絶縁膜２９の幅だけ離れた位
置に端部を有する高濃度不純物領域が形成されている。
また、ゲート電極２４の上にはシリコン酸化膜３６、シ
リコン窒化膜３５、スムースコート膜３４がそれぞれ形
成されている。これらの層にはコンタクトホール３７が
形成されており、このコンタクトホール内表面から、ス
ムースコート膜３４にわたってアルミニウム配線４０が
所定形状に形成されている。このアルミニウム配線膜４
０およびスムースコート膜３４上には、さらにスムース
コート膜４１が形成されている。このスムースコート膜
４１にも所定位置にコンタクトホール４２が設けられ、
このコンタクトホール４２内表面からスムースコート膜
４１を上にわたって、アルミニウム配線層４３が形成さ
れている。
ォール絶縁膜２９が形成されている。また、ゲート電極
２４端からサイドウォール絶縁膜２９の幅だけ離れた位
置に端部を有する高濃度不純物領域が形成されている。
また、ゲート電極２４の上にはシリコン酸化膜３６、シ
リコン窒化膜３５、スムースコート膜３４がそれぞれ形
成されている。これらの層にはコンタクトホール３７が
形成されており、このコンタクトホール内表面から、ス
ムースコート膜３４にわたってアルミニウム配線４０が
所定形状に形成されている。このアルミニウム配線膜４
０およびスムースコート膜３４上には、さらにスムース
コート膜４１が形成されている。このスムースコート膜
４１にも所定位置にコンタクトホール４２が設けられ、
このコンタクトホール４２内表面からスムースコート膜
４１を上にわたって、アルミニウム配線層４３が形成さ
れている。
【０１４０】図１（Ｂ）、（Ｃ）は、ｐＭＯＳ高電圧ト
ランジスタ４５、およびｎＭＯＳ高電圧トランジスタ４
６の平面図である。
ランジスタ４５、およびｎＭＯＳ高電圧トランジスタ４
６の平面図である。
【０１４１】また本発明に従った半導体記憶装置の製造
方法の実施の一形態について図２〜図１５を参照して説
明する。
方法の実施の一形態について図２〜図１５を参照して説
明する。
【０１４２】図２に示すように、ｐ型で＜１００＞のシ
リコン基板１の主表面上にシリコン酸化膜２を形成す
る。次にシリコン酸化膜２の上に多結晶シリコン膜３を
形成する。さらに多結晶シリコン膜３の上に、減圧ＣＶ
Ｄ（Chemical Vapor Deposition ）法によりシリコン窒
化膜４を形成する。そしてシリコン窒化膜４の上にレジ
スト５を形成し、通常のフォトリソグラフィによりフィ
ールド酸化膜を形成すべき領域にあるレジスト５を除去
する。この際、フィールド酸化膜を形成すべき領域と
は、素子を分離するための領域である。
リコン基板１の主表面上にシリコン酸化膜２を形成す
る。次にシリコン酸化膜２の上に多結晶シリコン膜３を
形成する。さらに多結晶シリコン膜３の上に、減圧ＣＶ
Ｄ（Chemical Vapor Deposition ）法によりシリコン窒
化膜４を形成する。そしてシリコン窒化膜４の上にレジ
スト５を形成し、通常のフォトリソグラフィによりフィ
ールド酸化膜を形成すべき領域にあるレジスト５を除去
する。この際、フィールド酸化膜を形成すべき領域と
は、素子を分離するための領域である。
【０１４３】図３に示すように、フィールド酸化膜を形
成すべき領域のシリコン窒化膜４を除去し、シリコン窒
化膜４をマスクとしてフィールド酸化膜６を形成する。
そして、シリコン窒化膜４と多結晶シリコン膜３を除去
する。シリコン基板１の主表面全体にレジスト７を形成
し、メモリセル領域５５、ｐＭＯＳ高電圧トランジスタ
領域５１のみレジストを除去する。
成すべき領域のシリコン窒化膜４を除去し、シリコン窒
化膜４をマスクとしてフィールド酸化膜６を形成する。
そして、シリコン窒化膜４と多結晶シリコン膜３を除去
する。シリコン基板１の主表面全体にレジスト７を形成
し、メモリセル領域５５、ｐＭＯＳ高電圧トランジスタ
領域５１のみレジストを除去する。
【０１４４】図４に示すようにリンをイオン注入し、ボ
トムｎウェル８が形成される。そしてレジスト７を除去
する。シリコン基板１の主表面全体にレジスト９を形成
し、ｐＭＯＳ低電圧トランジスタ領域５３、ｐＭＯＳ高
電圧トランジスタ領域５１において、ソース／ドレイン
領域以外の領域、ｎＭＯＳ高電圧周辺トランジスタ領域
５２のソース／ドレイン領域、メモリセル領域５５のウ
ェル領域のレジストを除去する。
トムｎウェル８が形成される。そしてレジスト７を除去
する。シリコン基板１の主表面全体にレジスト９を形成
し、ｐＭＯＳ低電圧トランジスタ領域５３、ｐＭＯＳ高
電圧トランジスタ領域５１において、ソース／ドレイン
領域以外の領域、ｎＭＯＳ高電圧周辺トランジスタ領域
５２のソース／ドレイン領域、メモリセル領域５５のウ
ェル領域のレジストを除去する。
【０１４５】図５に示すように、レジストをマスクとし
てｎウェルのためのリンをイオン注入する。そしてレジ
スト９を除去する。シリコン基板１の主表面全体にレジ
スト１４を形成し、ｎＭＯＳ低電圧トランジスタ領域５
４、ｐＭＯＳ高電圧周辺トランジスタ領域５１のソース
／ドレイン領域、メモリセル領域５５のメモリセルが形
成される領域のレジストを除去する。
てｎウェルのためのリンをイオン注入する。そしてレジ
スト９を除去する。シリコン基板１の主表面全体にレジ
スト１４を形成し、ｎＭＯＳ低電圧トランジスタ領域５
４、ｐＭＯＳ高電圧周辺トランジスタ領域５１のソース
／ドレイン領域、メモリセル領域５５のメモリセルが形
成される領域のレジストを除去する。
【０１４６】図６に示すようにレジストをマスクとして
ｐウェルのためのボロンをイオン注入する。そしてレジ
スト１４を除去する。シリコン基板１全体にトンネル酸
化膜層５６、フローティングゲート層５７、層間絶縁膜
層５８を形成する。これら３層に所定のパターニングを
施し、メモリセル領域５５にのみトンネル酸化膜層５
６、フローティングゲート層５７、層間絶縁膜層５８を
残す。その後、シリコン基板１の主表面全体にシリコン
酸化膜２１を形成する。このシリコン酸化膜２１の上に
多結晶シリコン膜２２を形成する。多結晶シリコン膜２
２は、メモリセル領域５５においてはコントロールゲー
トとなり、周辺領域５１〜５４においてはゲート電極と
なる。多結晶シリコン膜２２の上にレジスト２３を形成
し、所定のパターンを施す。
ｐウェルのためのボロンをイオン注入する。そしてレジ
スト１４を除去する。シリコン基板１全体にトンネル酸
化膜層５６、フローティングゲート層５７、層間絶縁膜
層５８を形成する。これら３層に所定のパターニングを
施し、メモリセル領域５５にのみトンネル酸化膜層５
６、フローティングゲート層５７、層間絶縁膜層５８を
残す。その後、シリコン基板１の主表面全体にシリコン
酸化膜２１を形成する。このシリコン酸化膜２１の上に
多結晶シリコン膜２２を形成する。多結晶シリコン膜２
２は、メモリセル領域５５においてはコントロールゲー
トとなり、周辺領域５１〜５４においてはゲート電極と
なる。多結晶シリコン膜２２の上にレジスト２３を形成
し、所定のパターンを施す。
【０１４７】図７に示すように、周辺回路領域５１〜５
４において、レジスト２３をマスクとして多結晶シリコ
ン膜２２をエッチング除去し、ゲート電極を形成する。
また、メモリセル領域５５ではレジスト２３をマスクと
して多結晶シリコン膜２２、層間絶縁膜層５８、フロー
ティングゲート層５７、トンネル酸化膜層５６をエッチ
ング除去し、トンネル酸化膜１８、フローティングゲー
ト１９、層間絶縁膜２０、コントロールゲート２４が形
成される。メモリセルのソース／ドレインを形成後、シ
リコン基板１の主表面全体にレジスト２５を形成する。
レジスト２５に所定のパターニングを施し、ｎＭＯＳ低
電圧トランジスタ領域５４のみレジストを除去する。
４において、レジスト２３をマスクとして多結晶シリコ
ン膜２２をエッチング除去し、ゲート電極を形成する。
また、メモリセル領域５５ではレジスト２３をマスクと
して多結晶シリコン膜２２、層間絶縁膜層５８、フロー
ティングゲート層５７、トンネル酸化膜層５６をエッチ
ング除去し、トンネル酸化膜１８、フローティングゲー
ト１９、層間絶縁膜２０、コントロールゲート２４が形
成される。メモリセルのソース／ドレインを形成後、シ
リコン基板１の主表面全体にレジスト２５を形成する。
レジスト２５に所定のパターニングを施し、ｎＭＯＳ低
電圧トランジスタ領域５４のみレジストを除去する。
【０１４８】図８に示すように、レジスト２５およびゲ
ート電極２４をマスクとしてリンをイオン注入し、ｎ型
低濃度不純物層２６を形成する。シリコン基板１の主表
面全体にレジスト２７を形成する。レジスト２７に所定
のパターニングを施し、ｐＭＯＳ低電圧トランジスタ領
域５３のみレジストを除去する。
ート電極２４をマスクとしてリンをイオン注入し、ｎ型
低濃度不純物層２６を形成する。シリコン基板１の主表
面全体にレジスト２７を形成する。レジスト２７に所定
のパターニングを施し、ｐＭＯＳ低電圧トランジスタ領
域５３のみレジストを除去する。
【０１４９】図９に示すように、レジスト２７およびゲ
ート電極２４をマスクとしてボロンをイオン注入し、ｐ
型低濃度不純物層２８を形成する。そしてレジスト２７
を除去する。ＣＶＤ法によりシリコン酸化膜をシリコン
基板１の主表面上に形成後、酸化膜異方性エッチングに
よりサイドウォール絶縁膜２９を形成する。
ート電極２４をマスクとしてボロンをイオン注入し、ｐ
型低濃度不純物層２８を形成する。そしてレジスト２７
を除去する。ＣＶＤ法によりシリコン酸化膜をシリコン
基板１の主表面上に形成後、酸化膜異方性エッチングに
よりサイドウォール絶縁膜２９を形成する。
【０１５０】図１０に示すように、シリコン基板１の主
表面全体にレジスト３０を形成後、所定のパターニング
を施し、メモリセル領域５５、ｎＭＯＳ低電圧トランジ
スタ領域５４およびｎＭＯＳ高電圧トランジスタ領域５
２のみレジストを除去する。
表面全体にレジスト３０を形成後、所定のパターニング
を施し、メモリセル領域５５、ｎＭＯＳ低電圧トランジ
スタ領域５４およびｎＭＯＳ高電圧トランジスタ領域５
２のみレジストを除去する。
【０１５１】図１１に示すように、レジスト３０、ゲー
ト電極２４およびサイドウォール絶縁膜２９をマスクと
してヒ素をイオン注入し、ソース／ドレインｎ型高濃度
不純物領域３１を形成する。シリコン基板１の主表面全
体にレジスト３２を形成後、所定のパターニングを施し
ｐＭＯＳ低電圧周辺回路領域５３、およびｐＭＯＳ高電
圧トランジスタ領域５１のみレジストを除去する。
ト電極２４およびサイドウォール絶縁膜２９をマスクと
してヒ素をイオン注入し、ソース／ドレインｎ型高濃度
不純物領域３１を形成する。シリコン基板１の主表面全
体にレジスト３２を形成後、所定のパターニングを施し
ｐＭＯＳ低電圧周辺回路領域５３、およびｐＭＯＳ高電
圧トランジスタ領域５１のみレジストを除去する。
【０１５２】図１２に示すように、レジスト３０にゲー
ト電極２４およびサイドウォール絶縁膜２９をマスクと
してボロンをイオン注入し、ソース／ドレインｐ型高濃
度不純物領域３３を形成する。さらにスムースコート膜
３４、シリコン窒化膜３５、シリコン酸化膜３６を形成
する。
ト電極２４およびサイドウォール絶縁膜２９をマスクと
してボロンをイオン注入し、ソース／ドレインｐ型高濃
度不純物領域３３を形成する。さらにスムースコート膜
３４、シリコン窒化膜３５、シリコン酸化膜３６を形成
する。
【０１５３】図１３に示すように、コンタクトホール３
７を形成する。シリコン基板１の主表面全体にレジスト
３８を形成後所定のパターニングを施し、ｎＭＯＳ低電
圧トランジスタ領域５４、ｎＭＯＳ高電圧トランジスタ
領域５２、メモリセル領域５５のみレジストを除去す
る。そして、オーミックコンタクトをとるため、リンを
イオン注入する。
７を形成する。シリコン基板１の主表面全体にレジスト
３８を形成後所定のパターニングを施し、ｎＭＯＳ低電
圧トランジスタ領域５４、ｎＭＯＳ高電圧トランジスタ
領域５２、メモリセル領域５５のみレジストを除去す
る。そして、オーミックコンタクトをとるため、リンを
イオン注入する。
【０１５４】図１４に示すように、シリコン基板１の主
表面全体にレジスト３９を形成後、所定のパターニング
を施し、ｐＭＯＳ低電圧トランジスタ領域５３およびｐ
ＭＯＳ高電圧トランジスタ領域５１のみレジストを除去
する。そして、オーミックコンタクトをとるため、ボロ
ンをイオン注入する。
表面全体にレジスト３９を形成後、所定のパターニング
を施し、ｐＭＯＳ低電圧トランジスタ領域５３およびｐ
ＭＯＳ高電圧トランジスタ領域５１のみレジストを除去
する。そして、オーミックコンタクトをとるため、ボロ
ンをイオン注入する。
【０１５５】図１５に示すように、スムースコート膜３
４上にアルミニウム配線膜４０をスパッタリングにより
形成し、コンタクトホール３７を介してアルミニウム配
線膜４０とメモリセル領域５５内のソース領域とドレイ
ン領域、およびアルミニウム配線膜４０と周辺トランジ
スタ領域５１〜５４のソース領域とドレイン領域を電気
的に接続する。そして、アルミニウム配線膜４０に所定
のパターニングを施す。
４上にアルミニウム配線膜４０をスパッタリングにより
形成し、コンタクトホール３７を介してアルミニウム配
線膜４０とメモリセル領域５５内のソース領域とドレイ
ン領域、およびアルミニウム配線膜４０と周辺トランジ
スタ領域５１〜５４のソース領域とドレイン領域を電気
的に接続する。そして、アルミニウム配線膜４０に所定
のパターニングを施す。
【０１５６】図１に示すように、シリコン基板１の主表
面全体にスムースコート膜４１を形成する。スムースコ
ート膜４１にスルーホール４２を形成する。そしてスム
ースコート膜４１の上にアルミニウム配線膜４３を形成
する。アルミニウム配線膜４３とアルミニウム配線膜４
０とはスルーホールを介して電気的に接続される。
面全体にスムースコート膜４１を形成する。スムースコ
ート膜４１にスルーホール４２を形成する。そしてスム
ースコート膜４１の上にアルミニウム配線膜４３を形成
する。アルミニウム配線膜４３とアルミニウム配線膜４
０とはスルーホールを介して電気的に接続される。
【０１５７】以上により、図１（Ａ）に示す半導体記憶
装置が完成する。実施の形態１によって製造された半導
体記憶装置においてはドレイン側に広い低濃度不純物領
域が存在するため、ドレイン側の電界強度を減少させる
ことができる。したがってドレイン側近辺のチャンネル
方向電界を緩和することができ、トランジスタの耐圧を
向上させることができる。また高電圧トランジスタ領域
５１、５２ではドレイン側のウェルは注入ウェルであ
る。よって、濃度、深さを制御しやすい。その結果、ト
ランジスタの耐圧を制御しやすい。また、実施の形態１
に従ってウェハプロセスを行なえば、マスクや工程を増
やすことなく、低電圧トランジスタの駆動能力を下げる
ことなく、高電圧トランジスタを作ることができる。
装置が完成する。実施の形態１によって製造された半導
体記憶装置においてはドレイン側に広い低濃度不純物領
域が存在するため、ドレイン側の電界強度を減少させる
ことができる。したがってドレイン側近辺のチャンネル
方向電界を緩和することができ、トランジスタの耐圧を
向上させることができる。また高電圧トランジスタ領域
５１、５２ではドレイン側のウェルは注入ウェルであ
る。よって、濃度、深さを制御しやすい。その結果、ト
ランジスタの耐圧を制御しやすい。また、実施の形態１
に従ってウェハプロセスを行なえば、マスクや工程を増
やすことなく、低電圧トランジスタの駆動能力を下げる
ことなく、高電圧トランジスタを作ることができる。
【０１５８】（実施の形態２）実施の形態２は請求項３
に記載の半導体記憶装置および請求項１１に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
に記載の半導体記憶装置および請求項１１に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
【０１５９】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図５の工程において、図１６
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１全
体にレジストを形成し、ｐＭＯＳ高電圧トランジスタの
ソース／ドレイン領域としてｐウェルの領域を形成せ
ず、シリコン基板１と等濃度のソース／ドレイン領域を
形成する。この実施の形態に従って形成されたｐＭＯＳ
高電圧トランジスタ６１を図１７に示す。その他の製造
工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図５の工程において、図１６
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１全
体にレジストを形成し、ｐＭＯＳ高電圧トランジスタの
ソース／ドレイン領域としてｐウェルの領域を形成せ
ず、シリコン基板１と等濃度のソース／ドレイン領域を
形成する。この実施の形態に従って形成されたｐＭＯＳ
高電圧トランジスタ６１を図１７に示す。その他の製造
工程は実施の形態１に準ずる。
【０１６０】図１７の本発明におけるｐＭＯＳ高電圧ト
ランジスタ６１の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６１は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１１が形成されている。基板１の領域が
ソース／ドレインとなり、チャネル領域を規定する。ま
た、ｎウェル１１はボトムｎウェル８上にある。また、
ゲート電極２４の端縁からサイドウォール絶縁膜２９の
幅だけ離れた位置に端部を有するｐ型高濃度不純物領域
３３が形成されている。
ランジスタ６１の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６１は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１１が形成されている。基板１の領域が
ソース／ドレインとなり、チャネル領域を規定する。ま
た、ｎウェル１１はボトムｎウェル８上にある。また、
ゲート電極２４の端縁からサイドウォール絶縁膜２９の
幅だけ離れた位置に端部を有するｐ型高濃度不純物領域
３３が形成されている。
【０１６１】（実施の形態３）実施の形態３は請求項４
に記載の半導体記憶装置および請求項１２に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態につい
て、以下に説明する。
に記載の半導体記憶装置および請求項１２に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態につい
て、以下に説明する。
【０１６２】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図１８
で示すようにｐＭＯＳ高電圧トランジスタ領域５１のド
レイン領域を挟むようにレジスト９を除去し、この領域
にｎウェルを形成するための不純物注入を行なう。そし
て実施の形態１の図５の工程において、図１９で示すよ
うに、ｐＭＯＳ高電圧トランジスタ５１のドレイン領域
のみレジスト１４を除去し、この領域にｐウェルを形成
するための不純物注入を行なう。実施の形態１の図８の
工程において、図２０で示すように、ｐＭＯＳ高電圧ト
ランジスタ領域５１のソース領域もレジスト２７を除去
し、低濃度不純物領域を形成する。この実施の形態に従
って形成されたｐＭＯＳ高電圧トランジスタ６２を図２
１に示す。その他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図１８
で示すようにｐＭＯＳ高電圧トランジスタ領域５１のド
レイン領域を挟むようにレジスト９を除去し、この領域
にｎウェルを形成するための不純物注入を行なう。そし
て実施の形態１の図５の工程において、図１９で示すよ
うに、ｐＭＯＳ高電圧トランジスタ５１のドレイン領域
のみレジスト１４を除去し、この領域にｐウェルを形成
するための不純物注入を行なう。実施の形態１の図８の
工程において、図２０で示すように、ｐＭＯＳ高電圧ト
ランジスタ領域５１のソース領域もレジスト２７を除去
し、低濃度不純物領域を形成する。この実施の形態に従
って形成されたｐＭＯＳ高電圧トランジスタ６２を図２
１に示す。その他の製造工程は実施の形態１に準ずる。
【０１６３】図２１の本発明におけるｐＭＯＳ高電圧ト
ランジスタ６２の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６２は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１０、およびｐウェル１６が形成されて
いる。このｐウェル１６はボトムｎウェル８上にある。
またｎウェル１０もボトムｎウェル８上にあり、かつｐ
ウェル１６に隣接するように形成されている。また、ゲ
ート電極２４の端縁からサイドウォール絶縁膜２９の幅
だけ離れた位置に端部を有するｐ型高濃度不純物領域３
３が形成されている。また、高濃度不純物領域の一方に
接してゲート電極の側に延びるようにｐ型低濃度不純物
領域２８が形成されている。
ランジスタ６２の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６２は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１０、およびｐウェル１６が形成されて
いる。このｐウェル１６はボトムｎウェル８上にある。
またｎウェル１０もボトムｎウェル８上にあり、かつｐ
ウェル１６に隣接するように形成されている。また、ゲ
ート電極２４の端縁からサイドウォール絶縁膜２９の幅
だけ離れた位置に端部を有するｐ型高濃度不純物領域３
３が形成されている。また、高濃度不純物領域の一方に
接してゲート電極の側に延びるようにｐ型低濃度不純物
領域２８が形成されている。
【０１６４】（実施の形態４）実施の形態４は請求項５
に記載の半導体記憶装置および請求項１３に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
に記載の半導体記憶装置および請求項１３に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
【０１６５】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２２
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレイン領域を挟むようにレジスト９を除去し、この領
域にｎウェルを形成するための不純物注入を行なう。そ
して実施の形態１の図５の工程において、図２３で示す
ように、ｐＭＯＳ高電圧トランジスタ領域５１のレジス
ト１４は除去せず、ｐＭＯＳ高電圧トランジスタ領域５
１のドレイン領域の不純物濃度はシリコン基板１と等し
くなるようにする。実施の形態１の図８の工程におい
て、図２４で示すように、ｐＭＯＳ高電圧トランジスタ
領域５１のソース領域もレジスト２７を除去し、低濃度
不純物領域を形成する。この実施の形態に従って形成さ
れたｐＭＯＳ高電圧トランジスタ６３を図２５に示す。
その他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２２
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレイン領域を挟むようにレジスト９を除去し、この領
域にｎウェルを形成するための不純物注入を行なう。そ
して実施の形態１の図５の工程において、図２３で示す
ように、ｐＭＯＳ高電圧トランジスタ領域５１のレジス
ト１４は除去せず、ｐＭＯＳ高電圧トランジスタ領域５
１のドレイン領域の不純物濃度はシリコン基板１と等し
くなるようにする。実施の形態１の図８の工程におい
て、図２４で示すように、ｐＭＯＳ高電圧トランジスタ
領域５１のソース領域もレジスト２７を除去し、低濃度
不純物領域を形成する。この実施の形態に従って形成さ
れたｐＭＯＳ高電圧トランジスタ６３を図２５に示す。
その他の製造工程は実施の形態１に準ずる。
【０１６６】図２５の本発明におけるｐＭＯＳ高電圧ト
ランジスタ６３の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６３は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１０が形成されている。ｎウェル１０は
ボトムｎウェル８上にある。また、ゲート電極２４の端
からサイドウォール絶縁膜２９の幅だけ離れた位置に端
部を有するｐ型高濃度不純物領域３３が形成されてい
る。また、高濃度不純物領域の一方に接してゲート電極
の側に延びるようにｐ型低濃度不純物領域２８が形成さ
れている。
ランジスタ６３の構造について説明する。ｐＭＯＳ高電
圧トランジスタ６３は、シリコン基板１にボトムｎウェ
ル８、ｎウェル１０が形成されている。ｎウェル１０は
ボトムｎウェル８上にある。また、ゲート電極２４の端
からサイドウォール絶縁膜２９の幅だけ離れた位置に端
部を有するｐ型高濃度不純物領域３３が形成されてい
る。また、高濃度不純物領域の一方に接してゲート電極
の側に延びるようにｐ型低濃度不純物領域２８が形成さ
れている。
【０１６７】（実施の形態５）実施の形態５は請求項６
に記載の半導体記憶装置および請求項１４に記載の半導
体記憶装置の製造方法を開示するものである。本発明に
従った半導体記憶装置およびその製造方法の実施の一形
態について以下に説明する。
に記載の半導体記憶装置および請求項１４に記載の半導
体記憶装置の製造方法を開示するものである。本発明に
従った半導体記憶装置およびその製造方法の実施の一形
態について以下に説明する。
【０１６８】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２６
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２上
のレジスト９をドレイン領域のみ除去し、この領域にｎ
ウェルを形成するための不純物注入を行なう。実施の形
態１の図７の工程において、図２７で示すように、ｎＭ
ＯＳ高電圧トランジスタ領域５２のソース領域もレジス
ト２５を除去し、低濃度不純物領域を形成する。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２６
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２上
のレジスト９をドレイン領域のみ除去し、この領域にｎ
ウェルを形成するための不純物注入を行なう。実施の形
態１の図７の工程において、図２７で示すように、ｎＭ
ＯＳ高電圧トランジスタ領域５２のソース領域もレジス
ト２５を除去し、低濃度不純物領域を形成する。
【０１６９】この実施の形態に従って形成されたｎＭＯ
Ｓ高電圧トランジスタ６４を図２８に示す。その他の製
造工程は実施の形態１に準ずる。
Ｓ高電圧トランジスタ６４を図２８に示す。その他の製
造工程は実施の形態１に準ずる。
【０１７０】図２８の本発明におけるｎＭＯＳ高電圧ト
ランジスタ６４の構造について説明する。ｎＭＯＳ高電
圧トランジスタ６４は、シリコン基板１にｎウェル１２
が形成されている。また、ゲート電極２４の端からサイ
ドウォール絶縁膜２９の幅だけ離れた位置に端部を有す
るｎ型高濃度不純物領域３１が形成されている。また、
高濃度不純物領域の一方に接してゲート電極の側に延び
るようにｎ型低濃度不純物領域２６が形成されている。
ランジスタ６４の構造について説明する。ｎＭＯＳ高電
圧トランジスタ６４は、シリコン基板１にｎウェル１２
が形成されている。また、ゲート電極２４の端からサイ
ドウォール絶縁膜２９の幅だけ離れた位置に端部を有す
るｎ型高濃度不純物領域３１が形成されている。また、
高濃度不純物領域の一方に接してゲート電極の側に延び
るようにｎ型低濃度不純物領域２６が形成されている。
【０１７１】（実施の形態６）実施の形態６は請求項７
に記載の半導体記憶装置および請求項１５に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
に記載の半導体記憶装置および請求項１５に記載の半導
体記憶装置の製造方法を開示する。本発明に従った半導
体記憶装置およびその製造方法の実施の一形態について
以下に説明する。
【０１７２】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２９
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレイン領域のみレジスト９を除去し、この領域にｎウ
ェルを形成するための不純物注入を行なう。そして、実
施の形態１の図５の工程において、図３０で示すよう
に、ｎＭＯＳ高電圧トランジスタ領域５２のソースおよ
びチャネル領域のみレジスト１４を除去し、ｐウェルを
形成するための不純物注入を行なう。実施の形態１の図
７の工程において、図３１で示すように、ｎＭＯＳ高電
圧トランジスタ領域５２のソース領域もレジスト２５を
除去し、低濃度不純物領域を形成する。この実施の形態
に従って形成されたｎＭＯＳ高電圧トランジスタ６５を
図３２に示す。その他の製造工程は実施の形態１に準ず
る。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図４の工程において、図２９
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレイン領域のみレジスト９を除去し、この領域にｎウ
ェルを形成するための不純物注入を行なう。そして、実
施の形態１の図５の工程において、図３０で示すよう
に、ｎＭＯＳ高電圧トランジスタ領域５２のソースおよ
びチャネル領域のみレジスト１４を除去し、ｐウェルを
形成するための不純物注入を行なう。実施の形態１の図
７の工程において、図３１で示すように、ｎＭＯＳ高電
圧トランジスタ領域５２のソース領域もレジスト２５を
除去し、低濃度不純物領域を形成する。この実施の形態
に従って形成されたｎＭＯＳ高電圧トランジスタ６５を
図３２に示す。その他の製造工程は実施の形態１に準ず
る。
【０１７３】ここで、図３２の本発明におけるｎＭＯＳ
高電圧トランジスタ６５の構造について説明する。
高電圧トランジスタ６５の構造について説明する。
【０１７４】ｎＭＯＳ高電圧トランジスタ６５は、シリ
コン基板１にｎウェル１２およびｐウェル４４が形成さ
れている。ｎウェル１２とｐウェル４４は隣接してい
る。また、ゲート電極２４の端からサイドウォール絶縁
膜２９の幅だけ離れた位置に端部を有する高濃度不純物
領域３１が形成されている。また、ｎ型高濃度不純物領
域３１の一方に接してゲート電極の側に延びるようにｎ
型低濃度不純物領域２６が形成されている。
コン基板１にｎウェル１２およびｐウェル４４が形成さ
れている。ｎウェル１２とｐウェル４４は隣接してい
る。また、ゲート電極２４の端からサイドウォール絶縁
膜２９の幅だけ離れた位置に端部を有する高濃度不純物
領域３１が形成されている。また、ｎ型高濃度不純物領
域３１の一方に接してゲート電極の側に延びるようにｎ
型低濃度不純物領域２６が形成されている。
【０１７５】（実施の形態７）実施の形態７は請求項１
に従属する請求項８に記載の半導体記憶装置および請求
項９に従属する請求項１６に記載の半導体記憶装置の製
造方法を開示する。本発明に従った半導体記憶装置およ
びその製造方法の実施の一形態について以下に説明す
る。
に従属する請求項８に記載の半導体記憶装置および請求
項９に従属する請求項１６に記載の半導体記憶装置の製
造方法を開示する。本発明に従った半導体記憶装置およ
びその製造方法の実施の一形態について以下に説明す
る。
【０１７６】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３３
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。この実施の形態に従って形成
されたｐＭＯＳ高電圧トランジスタ６６を図３４に示
す。その他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３３
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。この実施の形態に従って形成
されたｐＭＯＳ高電圧トランジスタ６６を図３４に示
す。その他の製造工程は実施の形態１に準ずる。
【０１７７】ここで、図３４の本発明におけるｐＭＯＳ
高電圧トランジスタ６６の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６６は、シリコン基板１に、ボ
トムｎウェル８、ｎウェル１１、およびｐウェル１６が
形成されている。このｐウェル１６はボトムｎウェル８
上にある。このｐウェル１６がソース／ドレイン領域と
なり、チャネル領域を規定する。また、ｎウェル１１も
ボトムｎウェル８上にあり、かつｐウェル１６に隣接す
るように形成されている。また、ゲート電極２４の端か
らサイドウォール絶縁膜２９の幅だけ離れた位置に端部
を有するｐ型高濃度不純物領域３３が形成されている。
また、ゲート酸化膜のドレイン側の厚みはゲート酸化膜
の中央部の厚みに比べて厚くなっている。
高電圧トランジスタ６６の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６６は、シリコン基板１に、ボ
トムｎウェル８、ｎウェル１１、およびｐウェル１６が
形成されている。このｐウェル１６はボトムｎウェル８
上にある。このｐウェル１６がソース／ドレイン領域と
なり、チャネル領域を規定する。また、ｎウェル１１も
ボトムｎウェル８上にあり、かつｐウェル１６に隣接す
るように形成されている。また、ゲート電極２４の端か
らサイドウォール絶縁膜２９の幅だけ離れた位置に端部
を有するｐ型高濃度不純物領域３３が形成されている。
また、ゲート酸化膜のドレイン側の厚みはゲート酸化膜
の中央部の厚みに比べて厚くなっている。
【０１７８】実施の形態７によって製造された半導体記
憶装置においては、ドレイン側に広い低濃度領域が存在
するため、ドレイン側の電界強度を減少させることがで
きる。したがって、トランジスタの耐圧を向上させるこ
とができる。また、ドレイン側のゲート酸化膜の厚みは
ゲート酸化膜中央部の厚みに比べて厚くなっている。そ
のため、ドレイン側のチャネル方向電界のみを緩和する
ため耐圧が向上する。また、ドレイン側のウェルは注入
ウェルである。よって、濃度、深さを制御しやすいの
で、耐圧を制御しやすい。また、実施の形態７に従って
ウェハプロセスを行なえば、マスクや工程を増やすこと
なく、低電圧トランジスタの駆動能力を下げることな
く、高電圧トランジスタを作ることができる。
憶装置においては、ドレイン側に広い低濃度領域が存在
するため、ドレイン側の電界強度を減少させることがで
きる。したがって、トランジスタの耐圧を向上させるこ
とができる。また、ドレイン側のゲート酸化膜の厚みは
ゲート酸化膜中央部の厚みに比べて厚くなっている。そ
のため、ドレイン側のチャネル方向電界のみを緩和する
ため耐圧が向上する。また、ドレイン側のウェルは注入
ウェルである。よって、濃度、深さを制御しやすいの
で、耐圧を制御しやすい。また、実施の形態７に従って
ウェハプロセスを行なえば、マスクや工程を増やすこと
なく、低電圧トランジスタの駆動能力を下げることな
く、高電圧トランジスタを作ることができる。
【０１７９】（実施の形態８）実施の形態８は請求項２
に従属する請求項８に記載の半導体記憶装置および請求
項１０に従属する請求項１６に記載の半導体記憶装置の
製造方法を開示する。本発明に従った半導体記憶装置お
よびその製造方法の実施の一形態について、以下に説明
する。
に従属する請求項８に記載の半導体記憶装置および請求
項１０に従属する請求項１６に記載の半導体記憶装置の
製造方法を開示する。本発明に従った半導体記憶装置お
よびその製造方法の実施の一形態について、以下に説明
する。
【０１８０】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３５
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５を除去し、フィ
ールド酸化膜を形成する。この実施の形態に従って形成
されたｎＭＯＳ高電圧トランジスタ６７を図３６に示
す。その他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３５
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５を除去し、フィ
ールド酸化膜を形成する。この実施の形態に従って形成
されたｎＭＯＳ高電圧トランジスタ６７を図３６に示
す。その他の製造工程は実施の形態１に準ずる。
【０１８１】ここで、図３６の本発明におけるｎＭＯＳ
高電圧トランジスタ６７の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ６７は、シリコン基板１の主表
面上にｎウェルでソース／ドレイン１２を形成し、チャ
ネル領域を規定している。また、ゲート電極２４の端か
らサイドウォール絶縁膜２９の幅だけ離れた位置に端部
を有するｎ型高濃度不純物領域３１が形成されている。
またゲート酸化膜のドレイン側の厚みはゲート酸化膜の
中央部の厚みに比べて厚くなっている。
高電圧トランジスタ６７の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ６７は、シリコン基板１の主表
面上にｎウェルでソース／ドレイン１２を形成し、チャ
ネル領域を規定している。また、ゲート電極２４の端か
らサイドウォール絶縁膜２９の幅だけ離れた位置に端部
を有するｎ型高濃度不純物領域３１が形成されている。
またゲート酸化膜のドレイン側の厚みはゲート酸化膜の
中央部の厚みに比べて厚くなっている。
【０１８２】（実施の形態９）実施の形態９は請求項３
に従属する請求項８に記載の半導体記憶装置および請求
項１１に従属する請求項１６に記載の半導体記憶装置の
製造方法を開示する。本発明に従った半導体記憶装置お
よびその製造方法の実施の一形態について以下に説明す
る。
に従属する請求項８に記載の半導体記憶装置および請求
項１１に従属する請求項１６に記載の半導体記憶装置の
製造方法を開示する。本発明に従った半導体記憶装置お
よびその製造方法の実施の一形態について以下に説明す
る。
【０１８３】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３７
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図５の工程に
おいて、図３８で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１の全体にレジストを形成し、ｐＭＯＳ高電
圧トランジスタのソース／ドレイン領域としてｐウェル
を形成せず、シリコン基板１と等濃度のソース／ドレイ
ン領域を形成する。この実施の形態に従って形成された
ｐＭＯＳ高電圧トランジスタ６８を図３９に示す。その
他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図３７
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図５の工程に
おいて、図３８で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１の全体にレジストを形成し、ｐＭＯＳ高電
圧トランジスタのソース／ドレイン領域としてｐウェル
を形成せず、シリコン基板１と等濃度のソース／ドレイ
ン領域を形成する。この実施の形態に従って形成された
ｐＭＯＳ高電圧トランジスタ６８を図３９に示す。その
他の製造工程は実施の形態１に準ずる。
【０１８４】ここで、図３９の本発明におけるｐＭＯＳ
高電圧トランジスタ６８の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６８は、シリコン基板１にボト
ムｎウェル８、ｎウェル１１が形成されている。ｎウェ
ル１１はボトムｎウェル８上にある。また、ゲート電極
２４の端からサイドウォール絶縁膜２９の幅だけ離れた
位置に端部を有するｐ型高濃度不純物領域３３が形成さ
れている。また、ゲート酸化膜のドレイン側の厚みがゲ
ート酸化膜の中央部の厚みに比べて厚くなっている。
高電圧トランジスタ６８の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６８は、シリコン基板１にボト
ムｎウェル８、ｎウェル１１が形成されている。ｎウェ
ル１１はボトムｎウェル８上にある。また、ゲート電極
２４の端からサイドウォール絶縁膜２９の幅だけ離れた
位置に端部を有するｐ型高濃度不純物領域３３が形成さ
れている。また、ゲート酸化膜のドレイン側の厚みがゲ
ート酸化膜の中央部の厚みに比べて厚くなっている。
【０１８５】（実施の形態１０）実施の形態１０は請求
項４に従属する請求項８に記載の半導体記憶装置および
請求項１２に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について以下に説
明する。
項４に従属する請求項８に記載の半導体記憶装置および
請求項１２に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について以下に説
明する。
【０１８６】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図４０
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図４１で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１のドレイン領域を挟むようにレジスト９を
除去し、この領域にｎウェルを形成するための不純物注
入を行なう。そして、実施の形態１の図５の工程におい
て、図４２で示すように、ｐＭＯＳ高電圧トランジスタ
のドレイン領域のみレジスト１４を除去し、この領域に
ｐウェルを形成するための不純物注入を行なう。実施の
形態１の図８の工程において、図４３で示すように、ｐ
ＭＯＳ高電圧トランジスタのソース領域もレジスト２７
を除去し、低濃度不純物領域を形成する。この実施の形
態に従って形成されたｐＭＯＳ高電圧トランジスタ６９
を図４４に示す。その他の製造工程は実施の形態１に準
ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図４０
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図４１で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１のドレイン領域を挟むようにレジスト９を
除去し、この領域にｎウェルを形成するための不純物注
入を行なう。そして、実施の形態１の図５の工程におい
て、図４２で示すように、ｐＭＯＳ高電圧トランジスタ
のドレイン領域のみレジスト１４を除去し、この領域に
ｐウェルを形成するための不純物注入を行なう。実施の
形態１の図８の工程において、図４３で示すように、ｐ
ＭＯＳ高電圧トランジスタのソース領域もレジスト２７
を除去し、低濃度不純物領域を形成する。この実施の形
態に従って形成されたｐＭＯＳ高電圧トランジスタ６９
を図４４に示す。その他の製造工程は実施の形態１に準
ずる。
【０１８７】ここで、図４４の本発明におけるｐＭＯＳ
高電圧トランジスタ６９の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６９は、シリコン基板１にボト
ムｎウェル８、ｎウェル１０、およびｐウェル１６が形
成されている。このｐウェル１６はボトムｎウェル８上
にある。また、ｎウェル１０もボトムｎウェル８上にあ
り、かつｐウェル１６に隣接するように形成されてい
る。また、ゲート電極２４の端からサイドウォール絶縁
膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不
純物領域３３が形成されている。また、ｐ型高濃度不純
物領域３３の一方に接してゲート電極の側に延びるよう
にｐ型低濃度不純物領域２８が形成されている。また、
ゲート酸化膜のドレイン側の厚みはゲート酸化膜の中央
部の厚みに比べて厚くなっている。
高電圧トランジスタ６９の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ６９は、シリコン基板１にボト
ムｎウェル８、ｎウェル１０、およびｐウェル１６が形
成されている。このｐウェル１６はボトムｎウェル８上
にある。また、ｎウェル１０もボトムｎウェル８上にあ
り、かつｐウェル１６に隣接するように形成されてい
る。また、ゲート電極２４の端からサイドウォール絶縁
膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不
純物領域３３が形成されている。また、ｐ型高濃度不純
物領域３３の一方に接してゲート電極の側に延びるよう
にｐ型低濃度不純物領域２８が形成されている。また、
ゲート酸化膜のドレイン側の厚みはゲート酸化膜の中央
部の厚みに比べて厚くなっている。
【０１８８】（実施の形態１１）実施の形態１１は請求
項５に従属する請求項８に記載の半導体記憶装置および
請求項１３に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について以下説明
する。
項５に従属する請求項８に記載の半導体記憶装置および
請求項１３に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について以下説明
する。
【０１８９】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図４５
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図４６で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１のドレイン領域を挟むようにレジスト９を
除去し、この領域にｎウェルを形成するための不純物注
入を行なう。そして、実施の形態１の図５の工程におい
て、図４７で示すように、ｐＭＯＳ高電圧トランジスタ
領域５１のレジスト１４は除去せず、ｐＭＯＳ高電圧ト
ランジスタのドレイン領域の不純物濃度はシリコン基板
１と等しくなるようにする。実施の形態１の図８の工程
において、図４８で示すように、ｐＭＯＳ高電圧トラン
ジスタ領域５１のソース領域もレジスト２７を除去し、
低濃度不純物領域を形成する。この実施の形態に従って
形成されたｐＭＯＳ高電圧トランジスタ７０を図４９に
示す。その他の製造工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図４５
で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図４６で示すように、ｐＭＯＳ高電圧トランジ
スタ領域５１のドレイン領域を挟むようにレジスト９を
除去し、この領域にｎウェルを形成するための不純物注
入を行なう。そして、実施の形態１の図５の工程におい
て、図４７で示すように、ｐＭＯＳ高電圧トランジスタ
領域５１のレジスト１４は除去せず、ｐＭＯＳ高電圧ト
ランジスタのドレイン領域の不純物濃度はシリコン基板
１と等しくなるようにする。実施の形態１の図８の工程
において、図４８で示すように、ｐＭＯＳ高電圧トラン
ジスタ領域５１のソース領域もレジスト２７を除去し、
低濃度不純物領域を形成する。この実施の形態に従って
形成されたｐＭＯＳ高電圧トランジスタ７０を図４９に
示す。その他の製造工程は実施の形態１に準ずる。
【０１９０】ここで、図４９の本発明におけるｐＭＯＳ
高電圧トランジスタ７０の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ７０は、シリコン基板１に、ボ
トムｎウェル８、ｎウェル１０が形成されている。ｎウ
ェル１０はボトムｎウェル８上にあり、互いに距離を隔
てて形成されている。また、ゲート電極２４の端からサ
イドウォール絶縁膜２９の幅だけ離れた位置に端部を有
するｐ型高濃度不純物領域３３が形成されている。ま
た、ｐ型高濃度不純物領域３３の一方に接してゲート電
極の側に延びるようにｐ型低濃度不純物領域２８が形成
されている。また、ゲート酸化膜のドレイン側の厚さが
ゲート酸化膜の中央部の厚さに比べて厚くなっている。
高電圧トランジスタ７０の構造について説明する。ｐＭ
ＯＳ高電圧トランジスタ７０は、シリコン基板１に、ボ
トムｎウェル８、ｎウェル１０が形成されている。ｎウ
ェル１０はボトムｎウェル８上にあり、互いに距離を隔
てて形成されている。また、ゲート電極２４の端からサ
イドウォール絶縁膜２９の幅だけ離れた位置に端部を有
するｐ型高濃度不純物領域３３が形成されている。ま
た、ｐ型高濃度不純物領域３３の一方に接してゲート電
極の側に延びるようにｐ型低濃度不純物領域２８が形成
されている。また、ゲート酸化膜のドレイン側の厚さが
ゲート酸化膜の中央部の厚さに比べて厚くなっている。
【０１９１】（実施の形態１２）実施の形態１２は請求
項６に従属する請求項８に記載の半導体記憶装置および
請求項１４に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った、半導体記憶
装置およびその製造方法の実施の一形態について以下に
説明する。
項６に従属する請求項８に記載の半導体記憶装置および
請求項１４に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った、半導体記憶
装置およびその製造方法の実施の一形態について以下に
説明する。
【０１９２】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図５０
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図５１で示すように、ｎＭＯＳ高電圧トランジ
スタ領域５２上のレジスト９をドレイン領域のみ除去
し、この領域にｎウェルを形成するための不純物注入を
行なう。実施の形態１の図７の工程において、図５２で
示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソ
ース領域もレジスト２５を除去し、低濃度不純物領域を
形成する。この実施の形態に従って形成されたｎＭＯＳ
高電圧トランジスタ７１を図５３に示す。その他の製造
工程は実施の形態１に準ずる。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図５０
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図５１で示すように、ｎＭＯＳ高電圧トランジ
スタ領域５２上のレジスト９をドレイン領域のみ除去
し、この領域にｎウェルを形成するための不純物注入を
行なう。実施の形態１の図７の工程において、図５２で
示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソ
ース領域もレジスト２５を除去し、低濃度不純物領域を
形成する。この実施の形態に従って形成されたｎＭＯＳ
高電圧トランジスタ７１を図５３に示す。その他の製造
工程は実施の形態１に準ずる。
【０１９３】ここで、図５３の本発明におけるｎＭＯＳ
高電圧トランジスタ７１の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ７１では、シリコン基板１にｎ
ウェル１２が形成されている。また、ゲート電極２４の
端からサイドウォール絶縁膜２９の幅だけ離れた位置に
端部を有するｎ型高濃度不純物領域３１が形成されてい
る。また、ｎ型高濃度不純物領域３１の一方に接してゲ
ート電極の側に延びるようにｎ型低濃度不純物領域２６
が形成されている。また、ゲート酸化膜のドレイン側の
厚みがゲート酸化膜の中央部の厚みに比べて厚くなって
いる。
高電圧トランジスタ７１の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ７１では、シリコン基板１にｎ
ウェル１２が形成されている。また、ゲート電極２４の
端からサイドウォール絶縁膜２９の幅だけ離れた位置に
端部を有するｎ型高濃度不純物領域３１が形成されてい
る。また、ｎ型高濃度不純物領域３１の一方に接してゲ
ート電極の側に延びるようにｎ型低濃度不純物領域２６
が形成されている。また、ゲート酸化膜のドレイン側の
厚みがゲート酸化膜の中央部の厚みに比べて厚くなって
いる。
【０１９４】（実施の形態１３）実施の形態１３は請求
項７に従属する請求項８に記載の半導体記憶装置および
請求項１５に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について、以下に
説明する。
項７に従属する請求項８に記載の半導体記憶装置および
請求項１５に従属する請求項１６に記載の半導体記憶装
置の製造方法を開示する。本発明に従った半導体記憶装
置およびその製造方法の実施の一形態について、以下に
説明する。
【０１９５】実施の形態１に従った半導体記憶装置の製
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図５４
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図５５で示すように、ｎＭＯＳ高電圧トランジ
スタのドレイン領域のみレジスト９を除去し、この領域
にｎウェルを形成するための不純物注入を行なう。そし
て、実施の形態１の図５の工程において、図５６で示す
ように、ｎＭＯＳ高電圧トランジスタ領域のソースおよ
びチャネル領域のみレジスト１４を除去し、ｐウェルを
形成するための不純物注入を行なう。実施の形態１の図
７の工程において、図５７で示すように、ｎＭＯＳ高電
圧トランジスタ領域５２のソース領域もレジスト２５を
除去し、低濃度不純物領域を形成する。この実施の形態
に従って形成されたｎＭＯＳ高電圧トランジスタ７２を
図５８に示す。その他の製造工程は実施の形態１に準ず
る。
造工程において、実施の形態１とは異なった製造工程の
みを示す。実施の形態１の図２の工程において、図５４
で示すように、ｎＭＯＳ高電圧トランジスタ領域５２の
ドレインのゲート側端領域のレジスト５も除去し、フィ
ールド酸化膜を形成する。実施の形態１の図４の工程に
おいて、図５５で示すように、ｎＭＯＳ高電圧トランジ
スタのドレイン領域のみレジスト９を除去し、この領域
にｎウェルを形成するための不純物注入を行なう。そし
て、実施の形態１の図５の工程において、図５６で示す
ように、ｎＭＯＳ高電圧トランジスタ領域のソースおよ
びチャネル領域のみレジスト１４を除去し、ｐウェルを
形成するための不純物注入を行なう。実施の形態１の図
７の工程において、図５７で示すように、ｎＭＯＳ高電
圧トランジスタ領域５２のソース領域もレジスト２５を
除去し、低濃度不純物領域を形成する。この実施の形態
に従って形成されたｎＭＯＳ高電圧トランジスタ７２を
図５８に示す。その他の製造工程は実施の形態１に準ず
る。
【０１９６】ここで、図５８の本発明におけるｎＭＯＳ
高電圧トランジスタ７２の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ７２では、シリコン基板１にｎ
ウェル１２、ｐウェル４４が隣接して形成されている。
また、ゲート電極２４の端からサイドウォール絶縁膜２
９の幅だけ離れた位置に端部を有するｎ型高濃度不純物
領域３１が形成されている。また、ｎ型高濃度不純物領
域３１の一方に接してゲート電極の側に延びるようにｎ
型低濃度不純物領域２６が形成されている。
高電圧トランジスタ７２の構造について説明する。ｎＭ
ＯＳ高電圧トランジスタ７２では、シリコン基板１にｎ
ウェル１２、ｐウェル４４が隣接して形成されている。
また、ゲート電極２４の端からサイドウォール絶縁膜２
９の幅だけ離れた位置に端部を有するｎ型高濃度不純物
領域３１が形成されている。また、ｎ型高濃度不純物領
域３１の一方に接してゲート電極の側に延びるようにｎ
型低濃度不純物領域２６が形成されている。
【０１９７】
【発明の効果】請求項１ないし７に記載の半導体記憶装
置においては上述のような作用のため、トランジスタの
耐圧を向上させることができる。また、トランジスタの
耐圧を制御しやすい。
置においては上述のような作用のため、トランジスタの
耐圧を向上させることができる。また、トランジスタの
耐圧を制御しやすい。
【０１９８】請求項８に記載の半導体記憶装置において
は上述のような作用のためトランジスタの耐圧を向上さ
せることができる。また、耐圧を制御しやすい。
は上述のような作用のためトランジスタの耐圧を向上さ
せることができる。また、耐圧を制御しやすい。
【０１９９】請求項９ないし１５に記載の半導体記憶装
置の製造方法においては、上述のような作用のためトラ
ンジスタの耐圧を向上させることができる。また、マス
クや工程を増やすことなく、低電圧トランジスタの駆動
能力を下げることなく、高耐圧トランジスタを作ること
ができる。また、耐圧を制御しやすい。
置の製造方法においては、上述のような作用のためトラ
ンジスタの耐圧を向上させることができる。また、マス
クや工程を増やすことなく、低電圧トランジスタの駆動
能力を下げることなく、高耐圧トランジスタを作ること
ができる。また、耐圧を制御しやすい。
【０２００】請求項１６に記載の半導体記憶装置の製造
方法においては上述のような作用のためトランジスタの
耐圧を向上させることができる。ドレイン側のゲート絶
縁膜のマスクや工程を増やすことなく、低電圧トランジ
スタの駆動能力を下げることなく、高耐圧トランジスタ
を作ることができる。また、耐圧を制御しやすい。
方法においては上述のような作用のためトランジスタの
耐圧を向上させることができる。ドレイン側のゲート絶
縁膜のマスクや工程を増やすことなく、低電圧トランジ
スタの駆動能力を下げることなく、高耐圧トランジスタ
を作ることができる。また、耐圧を制御しやすい。
【図１】 （Ａ）は本発明の半導体記憶装置の実施の形
態１の断面図であり、（Ｂ）は、（Ａ）におけるＰＭＯ
Ｓ高電圧トランジスタ領域５１の平面図であり、（Ｃ）
は（Ａ）におけるＮＭＯＳ高電圧トランジスタ領域５２
の平面図である。
態１の断面図であり、（Ｂ）は、（Ａ）におけるＰＭＯ
Ｓ高電圧トランジスタ領域５１の平面図であり、（Ｃ）
は（Ａ）におけるＮＭＯＳ高電圧トランジスタ領域５２
の平面図である。
【図２】 本発明の半導体記憶装置の製造方法の実施の
形態１の第１工程を示す断面図である。
形態１の第１工程を示す断面図である。
【図３】 本発明の半導体記憶装置の製造方法の実施の
形態１の第２工程を示す断面図である。
形態１の第２工程を示す断面図である。
【図４】 本発明の半導体記憶装置の製造方法の実施の
形態１の第３工程を示す断面図である。
形態１の第３工程を示す断面図である。
【図５】 本発明の半導体記憶装置の製造方法の実施の
形態１の第４工程を示す断面図である。
形態１の第４工程を示す断面図である。
【図６】 本発明の半導体記憶装置の製造方法の実施の
形態１の第５工程を示す断面図である。
形態１の第５工程を示す断面図である。
【図７】 本発明の半導体記憶装置の製造方法の実施の
形態１の第６工程を示す断面図である。
形態１の第６工程を示す断面図である。
【図８】 本発明の半導体記憶装置の製造方法の実施の
形態１の第７工程を示す断面図である。
形態１の第７工程を示す断面図である。
【図９】 本発明の半導体記憶装置の製造方法の実施の
形態１の第８工程を示す断面図である。
形態１の第８工程を示す断面図である。
【図１０】 本発明の半導体記憶装置の製造方法の実施
の形態１の第９工程を示す断面図である。
の形態１の第９工程を示す断面図である。
【図１１】 本発明の半導体記憶装置の製造方法の実施
の形態１の第１０工程を示す断面図である。
の形態１の第１０工程を示す断面図である。
【図１２】 本発明の半導体記憶装置の製造方法の実施
の形態１の第１１工程を示す断面図である。
の形態１の第１１工程を示す断面図である。
【図１３】 本発明の半導体記憶装置の製造方法の実施
の形態１の第１２工程を示す断面図である。
の形態１の第１２工程を示す断面図である。
【図１４】 本発明の半導体記憶装置の製造方法の実施
の形態１の第１３工程を示す断面図である。
の形態１の第１３工程を示す断面図である。
【図１５】 本発明の半導体記憶装置の製造方法の実施
の形態１の第１４工程を示す断面図である。
の形態１の第１４工程を示す断面図である。
【図１６】 本発明の半導体記憶装置の製造方法の実施
の形態２の第４工程を示す断面図である。
の形態２の第４工程を示す断面図である。
【図１７】 本発明の半導体記憶装置の実施の形態２を
示す断面図である。
示す断面図である。
【図１８】 本発明の半導体記憶装置の製造方法の実施
の形態３の第３工程を示す断面図である。
の形態３の第３工程を示す断面図である。
【図１９】 本発明の半導体記憶装置の製造方法の実施
の形態３の第４工程を示す断面図である。
の形態３の第４工程を示す断面図である。
【図２０】 本発明の半導体記憶装置の製造方法の実施
の形態３の第７工程を示す断面図である。
の形態３の第７工程を示す断面図である。
【図２１】 本発明の半導体記憶装置の実施の形態３を
示す断面図である。
示す断面図である。
【図２２】 本発明の半導体記憶装置の製造方法の実施
の形態４の第３工程を示す断面図である。
の形態４の第３工程を示す断面図である。
【図２３】 本発明の半導体記憶装置の製造方法の実施
の形態４の第４工程を示す断面図である。
の形態４の第４工程を示す断面図である。
【図２４】 本発明の半導体記憶装置の製造方法の実施
の形態４の第７工程を示す断面図である。
の形態４の第７工程を示す断面図である。
【図２５】 本発明の半導体記憶装置の実施の形態４を
示す断面図である。
示す断面図である。
【図２６】 本発明の半導体記憶装置の製造方法の実施
の形態５の第３工程を示す断面図である。
の形態５の第３工程を示す断面図である。
【図２７】 本発明の半導体記憶装置の製造方法の実施
の形態５の第６工程を示す断面図である。
の形態５の第６工程を示す断面図である。
【図２８】 本発明の半導体記憶装置の実施の形態５を
示す断面図である。
示す断面図である。
【図２９】 本発明の半導体記憶装置の製造方法の実施
の形態６の第３工程を示す断面図である。
の形態６の第３工程を示す断面図である。
【図３０】 本発明の半導体記憶装置の製造方法の実施
の形態６の第４工程を示す断面図である。
の形態６の第４工程を示す断面図である。
【図３１】 本発明の半導体記憶装置の製造方法の実施
の形態６の第６工程を示す断面図である。
の形態６の第６工程を示す断面図である。
【図３２】 本発明の半導体記憶装置の実施の形態６を
示す断面図である。
示す断面図である。
【図３３】 本発明の半導体記憶装置の製造方法の実施
の形態７の第１工程を示す断面図である。
の形態７の第１工程を示す断面図である。
【図３４】 本発明の半導体記憶装置の実施の形態７を
示す断面図である。
示す断面図である。
【図３５】 本発明の半導体記憶装置の製造方法の実施
の形態８の第１工程を示す断面図である。
の形態８の第１工程を示す断面図である。
【図３６】 本発明の半導体記憶装置の実施の形態８を
示す断面図である。
示す断面図である。
【図３７】 本発明の半導体記憶装置の製造方法の実施
の形態９の第１工程を示す断面図である。
の形態９の第１工程を示す断面図である。
【図３８】 本発明の半導体記憶装置の製造方法の実施
の形態９の第４工程を示す断面図である。
の形態９の第４工程を示す断面図である。
【図３９】 本発明の半導体記憶装置の実施の形態９を
示す断面図である。
示す断面図である。
【図４０】 本発明の半導体記憶装置の製造方法の実施
の形態１０の第１工程を示す断面図である。
の形態１０の第１工程を示す断面図である。
【図４１】 本発明の半導体記憶装置の製造方法の実施
の形態１０の第３工程を示す断面図である。
の形態１０の第３工程を示す断面図である。
【図４２】 本発明の半導体記憶装置の製造方法の実施
の形態１０の第４工程を示す断面図である。
の形態１０の第４工程を示す断面図である。
【図４３】 本発明の半導体記憶装置の製造方法の実施
の形態１０の第７工程を示す断面図である。
の形態１０の第７工程を示す断面図である。
【図４４】 本発明の半導体記憶装置の実施の形態１０
を示す断面図である。
を示す断面図である。
【図４５】 本発明の半導体記憶装置の製造方法の実施
の形態１１の第１工程を示す断面図である。
の形態１１の第１工程を示す断面図である。
【図４６】 本発明の半導体記憶装置の製造方法の実施
の形態１１の第３工程を示す断面図である。
の形態１１の第３工程を示す断面図である。
【図４７】 本発明の半導体記憶装置の製造方法の実施
の形態１１の第４工程を示す断面図である。
の形態１１の第４工程を示す断面図である。
【図４８】 本発明の半導体記憶装置の製造方法の実施
の形態１１の第７工程を示す断面図である。
の形態１１の第７工程を示す断面図である。
【図４９】 本発明の半導体記憶装置の実施の形態１１
を示す断面図である。
を示す断面図である。
【図５０】 本発明の半導体記憶装置の製造方法の実施
の形態１２の第１工程を示す断面図である。
の形態１２の第１工程を示す断面図である。
【図５１】 本発明の半導体記憶装置の製造方法の実施
の形態１２の第３工程を示す断面図である。
の形態１２の第３工程を示す断面図である。
【図５２】 本発明の半導体記憶装置の製造方法の実施
の形態１２の第６工程を示す断面図である。
の形態１２の第６工程を示す断面図である。
【図５３】 本発明の半導体記憶装置の実施の形態１２
を示す断面図である。
を示す断面図である。
【図５４】 本発明の半導体記憶装置の製造方法の実施
の形態１３の第１工程を示す断面図である。
の形態１３の第１工程を示す断面図である。
【図５５】 本発明の半導体記憶装置の製造方法の実施
の形態１３の第３工程を示す断面図である。
の形態１３の第３工程を示す断面図である。
【図５６】 本発明の半導体記憶装置の製造方法の実施
の形態１３の第４工程を示す断面図である。
の形態１３の第４工程を示す断面図である。
【図５７】 本発明の半導体記憶装置の製造方法の実施
の形態１３の第６工程を示す断面図である。
の形態１３の第６工程を示す断面図である。
【図５８】 本発明の半導体記憶装置の実施の形態１３
を示す断面図である。
を示す断面図である。
【図５９】 従来のＤＩＮＯＲ型フラッシュメモリのブ
ロック図である。
ロック図である。
【図６０】 従来の半導体記憶装置の周辺回路領域に形
成されたＬＤＤ型のトランジスタを示す断面図である。
成されたＬＤＤ型のトランジスタを示す断面図である。
【図６１】 従来のＤＩＮＯＲ型フラッシュメモリの断
面図である。
面図である。
【図６２】 寄生バイポーラ効果を説明するためのトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図６３】 （Ａ）はトランジスタのチャネル方向の位
置とチャネル水平方向の電界強度との関係を示す図であ
り、（Ｂ）はトランジスタのドレイン領域濃度（／ｃｍ
3 ）と、ソース／ドレイン間耐圧（Ｖ）との関係を示す
図であり、（Ｃ）は、ＬＤＤ型トランジスタの低濃度不
純物領域（μｍ）とドレイン電流（ｍＡ）との関係を示
す図であり、（Ｄ）は、トランジスタのゲート酸化膜厚
（Å）とドレイン電流（ｍＡ）との関係を示す図であ
る。
置とチャネル水平方向の電界強度との関係を示す図であ
り、（Ｂ）はトランジスタのドレイン領域濃度（／ｃｍ
3 ）と、ソース／ドレイン間耐圧（Ｖ）との関係を示す
図であり、（Ｃ）は、ＬＤＤ型トランジスタの低濃度不
純物領域（μｍ）とドレイン電流（ｍＡ）との関係を示
す図であり、（Ｄ）は、トランジスタのゲート酸化膜厚
（Å）とドレイン電流（ｍＡ）との関係を示す図であ
る。
１ シリコン基板、６ フィールド酸化膜、８ ボトム
ｎウェル、１０〜１３ｎウェル、１５〜１７，４４ ｐ
ウェル、２１ シリコン酸化膜、２４ ゲート電極、２
６ ｎ型低濃度不純物領域、２８ ｐ型低濃度不純物領
域、２９ サイドウォール絶縁膜、３１ ｎ型高濃度不
純物領域、３３ ｐ型高濃度不純物領域、４５，６１，
６２，６３，６６，６８，６９，７０ ｐＭＯＳ高電圧
トランジスタ、４６，６４，６５，６７，７１，７２
ｎＭＯＳ高電圧トランジスタ、４７ ｐＭＯＳ低電圧ト
ランジスタ、４８ ｎＭＯＳ低電圧トランジスタ、４９
メモリセル、５１ ｐＭＯＳ高電圧トランジスタ領域、
５２ ｎＭＯＳ高電圧トランジスタ領域、５３ ｐＭＯ
Ｓ低電圧トランジスタ領域、５４ ｎＭＯＳ低電圧トラ
ンジスタ領域、５５ メモリセル領域。
ｎウェル、１０〜１３ｎウェル、１５〜１７，４４ ｐ
ウェル、２１ シリコン酸化膜、２４ ゲート電極、２
６ ｎ型低濃度不純物領域、２８ ｐ型低濃度不純物領
域、２９ サイドウォール絶縁膜、３１ ｎ型高濃度不
純物領域、３３ ｐ型高濃度不純物領域、４５，６１，
６２，６３，６６，６８，６９，７０ ｐＭＯＳ高電圧
トランジスタ、４６，６４，６５，６７，７１，７２
ｎＭＯＳ高電圧トランジスタ、４７ ｐＭＯＳ低電圧ト
ランジスタ、４８ ｎＭＯＳ低電圧トランジスタ、４９
メモリセル、５１ ｐＭＯＳ高電圧トランジスタ領域、
５２ ｎＭＯＳ高電圧トランジスタ領域、５３ ｐＭＯ
Ｓ低電圧トランジスタ領域、５４ ｎＭＯＳ低電圧トラ
ンジスタ領域、５５ メモリセル領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (16)
- 【請求項１】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板に埋込まれて形成された第２導電型の第
１の半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、互
いに距離を隔てて形成された第２導電型の第２と第３の
半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、か
つ前記第２と第３の半導体ウェル領域の間にそれぞれに
隣接して形成され、さらに互いに距離を隔てて形成され
た第１導電型の第４と第５の半導体ウェル領域と、 前記第４と第５の半導体ウェル領域の間に隣接して形成
され、かつ前記第１の半導体ウェル領域の上に接して形
成された第２導電型の第６の半導体ウェル領域と、 前記第４と第５と第６の半導体ウェル領域の上にゲート
絶縁膜を介在させて形成されたゲート電極と、 前記ゲート電極の両側にあって、前記第４と第５の半導
体ウェル領域内にそれぞれ形成され、かつ前記第４と第
５の半導体ウェル領域よりも高い不純物濃度を有する１
対の第１導電型の高濃度不純物領域とを備えた、半導体
記憶装置。 - 【請求項２】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板内に互いに距離を隔てて形成された第２
導電型の第１と第２の半導体ウェル領域と、 前記第１と第２の半導体ウェル領域と前記半導体基板の
領域との上にゲート絶縁膜を介在させて形成されたゲー
ト電極と、 前記ゲート電極の両側にあって、前記第１と第２の半導
体ウェル領域内にそれぞれ形成され、かつ前記第１と第
２の半導体ウェル領域よりも高い不純物濃度を有する１
対の第２導電型の高濃度不純物領域とを備えた、半導体
記憶装置。 - 【請求項３】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板に埋込まれて形成された第２導電型の第
１の半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、互
いに距離を隔てて形成された第２導電型の第２と第３の
半導体ウェル領域と、 前記第２と第３の半導体ウェル領域の間に形成され、か
つ前記第１半導体ウェル領域の上に接して形成された第
２導電型の第４の半導体ウェル領域と、 前記第４の半導体ウェル領域の両側の前記半導体基板の
領域と前記第４の半導体ウェル領域の上にゲート絶縁膜
を介在させて形成されたゲート電極と、 前記ゲート電極の両側にあって、前記半導体基板内にそ
れぞれ形成され、かつ前記半導体基板よりも高い不純物
濃度を有する１対の第１導電型の不純物領域とを備え
た、半導体記憶装置。 - 【請求項４】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板に埋込まれて形成された第２導電型の第
１の半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、互
いに距離を隔てて形成された第２導電型の第２と第３の
半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、か
つ前記第２と第３の半導体ウェル領域の間に隣接して形
成された第１導電型の第４の半導体ウェル領域と、 前記第２と第４の半導体ウェル領域の上にゲート絶縁膜
を介在させて形成されたゲート電極と、 前記ゲート電極の両側にあって、前記第２と第４の半導
体ウェル領域内にそれぞれ形成された前記第４の半導体
ウェル領域よりも高い不純物濃度を有する１対の第１導
電型の高濃度不純物領域と、 前記第２半導体ウェル領域内に形成された前記高濃度不
純物領域の一方に接して、前記ゲート電極の側に延びる
ように形成され、かつ前記高濃度不純物領域よりも低い
不純物濃度を有する第１導電型の低濃度不純物領域とを
備えた、半導体記憶装置。 - 【請求項５】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板に埋込まれて形成された第２導電型の第
１の半導体ウェル領域と、 前記第１の半導体ウェル領域の上に接して形成され、互
いに距離を隔てて形成された第２導電型の第２と第３の
半導体ウェル領域と、 前記第２と第３の半導体ウェル領域の間の前記半導体基
板の領域と前記第２の半導体ウェル領域の上に、ゲート
絶縁膜を介在させて形成されたゲート電極と、 前記ゲート電極の両側にあって、前記第２と第３の半導
体ウェル領域の間の前記半導体基板の領域内と前記第２
の半導体ウェル領域内にそれぞれ形成された第１導電型
の１対の高濃度不純物領域と、 前記第２の半導体ウェル領域内に形成された前記高濃度
不純物領域の一方に接して前記ゲート電極の側に延びる
ように形成され、かつ前記高濃度不純物領域よりも低い
不純物濃度を有する第１導電型の低濃度不純物領域とを
備えた、半導体記憶装置。 - 【請求項６】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板内に形成された第２導電型の半導体ウェ
ル領域と、 前記半導体ウェル領域とそれに隣接した前記半導体基板
の領域との上にゲート絶縁膜を介在させて形成されたゲ
ート電極と、 前記ゲート電極の両側にあって、前記半導体基板内と前
記半導体ウェル領域内とにそれぞれ形成された１対の第
２導電型の高濃度不純物領域と、 前記半導体基板内に形成された前記高濃度不純物領域の
一方に接して前記ゲート電極の側に延びるように形成さ
れ、かつ前記高濃度不純物領域よりも低い不純物濃度を
有する第２導電型の低濃度不純物領域とを備えた、半導
体記憶装置。 - 【請求項７】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置であっ
て、 前記高電圧周辺回路は、 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１の半導体
ウェル領域と、 前記半導体基板に形成され、前記第１の半導体ウェル領
域に隣接して形成された第１導電型の第２の半導体ウェ
ル領域と、 前記第１と第２の半導体ウェル領域の上にゲート絶縁膜
を介在させて形成されたゲート電極と、 前記ゲート電極の両側にあって前記第１と第２の半導体
ウェル領域内にそれぞれ形成された１対の第２導電型の
高濃度不純物領域と、 前記第２の半導体ウェル領域内に形成された前記高濃度
不純物領域の一方に接して前記ゲート電極の側に延びる
ように形成され、かつ前記高濃度不純物領域よりも低い
不純物濃度を有する第２導電型の低濃度不純物領域とを
備えた、半導体記憶装置。 - 【請求項８】 前記ゲート絶縁膜のドレイン側端部の厚
みが、前記ゲート絶縁膜の中央部の厚みよりも厚い、請
求項１ないし７のいずれかに記載の半導体記憶装置。 - 【請求項９】 情報を記憶するためのメモリセルアレイ
と、前記メモリセルアレイの動作を制御する周辺回路領
域とを有し、前記周辺回路領域は、相対的に高い電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置の製造方
法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板内部に第１の半
導体ウェル領域を形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、前記第１の
半導体ウェル領域の上に接するように第２と第３の半導
体ウェル領域を互いに距離を隔てて形成する工程と、 前記第２の注入深さで第１導電型の不純物イオンを注入
することにより、前記第２と第３の半導体ウェル領域の
間にそれぞれに隣接して第４と第５の半導体ウェル領域
を互いに距離を隔てて形成する工程と、 前記第２の注入深さで第２導電型の不純物イオンを注入
することにより、第６の半導体ウェル領域を前記第４と
第５の半導体ウェル領域の間に隣接して形成する工程
と、 前記第４と第５と第６の半導体ウェル領域上にゲート絶
縁膜を介在させてゲート電極を形成する工程と、 前記第２の注入深さよりも浅い第３の注入深さで第１導
電型の不純物イオンを注入することにより、前記第４と
第５の半導体ウェル領域よりも高い不純物濃度を有する
１対の第１導電型の高濃度不純物領域を前記ゲート電極
の両側に形成する工程とを備えた、半導体記憶装置の製
造方法。 - 【請求項１０】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高電圧が
印加される高電圧周辺回路と、相対的に低い電圧が印加
される低電圧周辺回路とを含む半導体記憶装置の製造方
法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより前記半導体基板内に第１と第２の
半導体ウェル領域を互いに距離を隔てて形成する工程
と、 前記第１と第２の半導体ウェル領域と前記半導体基板の
領域との上にゲート絶縁膜を介在させてゲート電極を形
成する工程と、 前記ゲート電極の両側で前記第１と第２の半導体ウェル
領域のそれぞれに前記第１の注入深さよりも浅い第２の
注入深さで第２導電型の不純物イオンを注入することに
より、前記第１と第２の半導体ウェル領域よりも高い不
純物濃度を有する１対の第２導電型の高濃度不純物領域
を形成する工程とを備えた、半導体記憶装置の製造方
法。 - 【請求項１１】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高い電圧
が印加される高電圧周辺回路と、相対的に低い電圧が印
加される低電圧周辺回路とを含む半導体記憶装置の製造
方法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板内部に第１の半
導体ウェル領域を形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、前記第１の
半導体ウェル領域の上に接するように第２と第３の半導
体ウェル領域を互いに距離を隔てて形成する工程と、 前記第２の注入深さで第２導電型の不純物イオンを注入
することにより、第４の半導体ウェル領域を前記第２と
第３の半導体ウェル領域の間に前記第１の半導体ウェル
領域の上に接するように形成する工程と、 前記第４の半導体ウェル領域の両側の前記半導体基板の
領域と前記第４の半導体ウェル領域上にゲート絶縁膜を
介在させてゲート電極を形成する工程と、 前記第２の注入深さよりも浅い第３の注入深さで前記半
導体基板内に第１導電型の不純物イオンを注入すること
により、前記半導体基板よりも高い不純物濃度を有する
１対の第１導電型の高濃度不純物領域を前記ゲート電極
の両側に形成する工程とを備えた、半導体記憶装置の製
造方法。 - 【請求項１２】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高い電圧
が印加される高電圧周辺回路と、相対的に低い電圧が印
加される低電圧周辺回路とを含む半導体記憶装置の製造
方法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板内部に第１の半
導体ウェル領域を形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、前記第１の
半導体ウェル領域の上に接するように第２と第３の半導
体ウェル領域を互いに距離を隔てて形成する工程と、 前記第２の注入深さで第１導電型の不純物イオンを注入
することにより、前記第２と第３の半導体ウェル領域の
間に隣接して第４の半導体ウェル領域を形成する工程
と、 前記第２と第４の半導体ウェル領域上にゲート絶縁膜を
介在させてゲート電極を形成する工程と、 前記第２の注入深さよりも浅い第３の注入深さで第１導
電型の不純物イオンを注入することにより、１対の第１
導電型の高濃度不純物領域を前記ゲート電極の両側であ
って前記第２と第４の半導体ウェル領域内にそれぞれ形
成する工程と、 前記第２の半導体ウェル領域内に形成されるべき前記高
濃度不純物領域の一方に接して前記ゲート電極の側に延
びるように前記高濃度不純物領域よりも低い不純物濃度
を有する第１導電型の低濃度不純物領域を形成する工程
とを備えた、半導体記憶装置の製造方法。 - 【請求項１３】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高い電圧
が印加される高電圧周辺回路と、相対的に低い電圧が印
加される低電圧周辺回路とを含む半導体記憶装置の製造
方法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板内部に第１の半
導体ウェル領域を形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、前記第１の
半導体ウェル領域の上に接するように第２と第３の半導
体ウェル領域を互いに距離を隔てて形成する工程と、 前記第２と第３の半導体ウェル領域の間の前記半導体基
板の領域と前記第２の半導体ウェル領域の上にゲート絶
縁膜を介在させてゲート電極を形成する工程と、 前記第２の注入深さよりも浅い第３の注入深さで第１導
電型の不純物イオンを注入することにより、１対の第１
導電型の高濃度不純物領域を前記ゲート電極の両側でか
つ前記第２と第３の半導体ウェル領域の間の前記半導体
基板の領域内と前記第２の半導体ウェル領域内にそれぞ
れ形成する工程と、 前記第２の半導体ウェル領域内に形成されるべき前記高
濃度不純物領域の一方に接して前記ゲート電極の側に延
びるように前記高濃度不純物領域よりも低い不純物濃度
を有する第１導電型の低濃度不純物領域を形成する工程
とを備えた、半導体記憶装置の製造方法。 - 【請求項１４】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高い電圧
が印加される高電圧周辺回路と、相対的に低い電圧が印
加される低電圧周辺回路とを含む半導体記憶装置の製造
方法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板に半導体ウェル
領域を形成する工程と、 前記半導体ウェル領域とそれに隣接した前記半導体基板
の領域との上にゲート絶縁膜を介在させてゲート電極を
形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、１対の第２
導電型の高濃度不純物領域を前記ゲート電極の両側でか
つ前記半導体ウェル領域と前記半導体基板にそれぞれ形
成する工程と、 前記半導体基板内に形成される前記高濃度不純物領域の
一方に接して前記ゲート電極の側に延び、かつ前記高濃
度不純物領域よりも低い不純物濃度を有する第２導電型
の低濃度不純物領域を前記半導体基板内に形成する工程
とを備えた、半導体記憶装置の製造方法。 - 【請求項１５】 情報を記憶するためのメモリセルアレ
イと、前記メモリセルアレイの動作を制御する周辺回路
領域とを有し、前記周辺回路領域は、相対的に高い電圧
が印加される高電圧周辺回路と、相対的に低い電圧が印
加される低電圧周辺回路とを含む半導体記憶装置の製造
方法であって、 前記高電圧周辺回路の形成領域を含む第１導電型の半導
体基板に、第１の注入深さで第２導電型の不純物イオン
を注入することにより、前記半導体基板に第１の半導体
ウェル領域を形成する工程と、 前記第１の注入深さで第１導電型の不純物イオンを注入
することにより、前記第１の半導体ウェル領域に隣接す
るように第２の半導体ウェル領域を形成する工程と、 前記第１と第２の半導体ウェル領域の上にゲート絶縁膜
を介在させてゲート電極を形成する工程と、 前記第１の注入深さよりも浅い第２の注入深さで第２導
電型の不純物イオンを注入することにより、１対の第２
導電型の高濃度不純物領域を前記ゲート電極の両側でか
つ前記第１と第２の半導体ウェル領域内にそれぞれ形成
する工程と、 前記第２の半導体ウェル領域内に形成される前記高濃度
不純物領域の一方に接して前記ゲート電極の側に延び、
かつ前記高濃度不純物領域よりも低い不純物濃度を有す
る第２導電型の低濃度不純物領域を形成する工程とを備
えた、半導体記憶装置の製造方法。 - 【請求項１６】 前記ゲート絶縁膜のドレイン側端部と
なるべき部分に絶縁膜を形成する工程をさらに備えた、
請求項９ないし１５のいずれかに記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197703A JPH0945873A (ja) | 1995-08-02 | 1995-08-02 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7197703A JPH0945873A (ja) | 1995-08-02 | 1995-08-02 | 半導体記憶装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006277746A Division JP4592666B2 (ja) | 2006-10-11 | 2006-10-11 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945873A true JPH0945873A (ja) | 1997-02-14 |
Family
ID=16378961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197703A Pending JPH0945873A (ja) | 1995-08-02 | 1995-08-02 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346737B1 (en) * | 1998-07-02 | 2002-02-12 | Advanced Micro Devices, Inc. | Shallow trench isolation process particularly suited for high voltage circuits |
| JP2006319297A (ja) * | 2005-05-11 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
-
1995
- 1995-08-02 JP JP7197703A patent/JPH0945873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346737B1 (en) * | 1998-07-02 | 2002-02-12 | Advanced Micro Devices, Inc. | Shallow trench isolation process particularly suited for high voltage circuits |
| JP2006319297A (ja) * | 2005-05-11 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5007017B2 (ja) | 半導体装置の製造方法 | |
| JP2848223B2 (ja) | 不揮発性半導体記憶装置の消去方法及び製造方法 | |
| US20090050956A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US6765260B1 (en) | Flash memory with self-aligned split gate and methods for fabricating and for operating the same | |
| JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| KR100364040B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US6801456B1 (en) | Method for programming, erasing and reading a flash memory cell | |
| US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
| JP3288100B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
| JP5196670B2 (ja) | Ｅｅｐｒｏｍデバイスを消去する方法 | |
| US20020055228A1 (en) | Sidewall process to improve the flash memory cell performance | |
| WO1999065083A1 (fr) | Dispositif a circuit integre semi-conducteur et son procede de fabrication | |
| JP4810330B2 (ja) | 半導体記憶装置 | |
| JP3288099B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
| JPH07193200A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6770925B2 (en) | Flush memory having source and drain edges in contact with the stacked gate structure | |
| JPH06177360A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0945873A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2004047889A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP4592666B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR0183855B1 (ko) | 플래쉬 메모리 장치 및 그 제조방법 | |
| JP3940477B2 (ja) | 半導体装置 | |
| JP3383428B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060920 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061201 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070112 |