KR100277891B1 - 플래쉬 메모리 셀 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트의 측면에 절연층이 잔류되지 않도록하여 컨트롤 게이트의 패터닝을 용이하게 하며 소자격리막의 손실을 방지하여 소자의 신뢰성을 향상시키는데 적당한 플래쉬 메모리 셀 제조방법을 제공하기 위한 것으로, 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 공정과, 상기 기판상에 터널링 산화막을 개재하여 제 1 폴리실리콘층을 형성하고, 그 상면에 그 보다 두꺼운 제 1 절연층을 형성하는 공정과, 상기 활성영역에 상응하는 상기 제 1 폴리실리콘층이 노출되도록 상기 제 1 절연층을 선택식각한 후, 상기 기판 전면에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 1 절연층의 높이보다 낮은 높이가 되도록 상기 제 2 폴리실리콘층을 식각하는 공정과, 상기 제 1 절연층을 제거한 후, 상기 제 2 폴리실리콘층의 양측면에 폴리 측벽을 형성하는 공정과, 상기 폴리 측벽 양측의 제 1 폴리실리콘층을 제거하여 상기 제 1, 제 2 폴리실리콘층 및 폴리 측벽으로 이루어진 플로팅 게이트 라인들을 형성하는 공정과, 상기 플로팅 게이트 라인들을 포함한 전면에 제 2 절연층을 형성한 후, 상기 제 2 절연층상에 컨트롤 게이트를 형성하는 공정과, 상기 컨트롤 게이트를 마스크로 상기 제 2 절연층 및 상기 플로팅 게이트 라인을 식각하여 플로팅 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 플래쉬 메모리 셀 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 플래쉬 메모리 셀 제조방법을 설명하기로 한다.
도 1a 내지 1b는 종래 기술에 따른 플래쉬 메모리 셀의 레이아웃도이다.
도 1a는 컨트롤 게이트가 형성되기 이전까지를 도시한 것이고, 도 1b는 컨트롤 게이트를 패터닝하고, 컨트롤 게이트를 이용하여 플로팅 게이트까지 형성한 경우를 도시한 것이다.
먼저, 도 1a에 도시한 바와 같이, 일정간격을 두고 일방향으로 소자격리막(11)들이 형성되고, 서로 인접한 소자격리막(11)의 사이에서 상기 소자격리막(11)에 소정부분이 오버랩되도록 플로팅 게이트 라인(12a)들을 형성한다.
이후, 도 1b에 도시한 바와 같이, 상기 플로팅 게이트 라인(12a)들을 포함한 전면에 ONO구조의 절연층(도시되지 않음)을 형성한 후, 상기 절연층상에 컨트롤 게이트용 제 2 폴리실리콘층을 형성한 후 패터닝하여 컨트롤 게이트(13a)들을 형성하고, 상기 컨트롤 게이트(13a) 하부의 플로팅 게이트 라인(12a)을 식각하여 플로팅 게이트(12b)들을 형성한다.
이와 같이, 구성된 종래 플래쉬 메모리 셀 제조방법을 도 2a 내지 2d 및 도 3a 내지 3c를 참조하여 설명하면 다음과 같다.
도 2a 내지 2d는 도 1a 내지 1b의 Ⅰ-Ⅰ'선에 따른 공정단면도이고, 도 3a 내지 3d는 도 1a 내지 1b의 Ⅱ-Ⅱ'선에 따른 공정단면도이다.
이해를 돕기 위해 채널 폭 방향(Y-방향)을 도시한 도 2와 채널 길이 방향(X-방향)을 도시한 도 3을 동시에 설명하기로 한다.
먼저, 도 2a 내지 2b는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 2c 내지 2d는 도 1b의 Ⅰ-Ⅰ'선에 따른 단면도이다.
또한, 도 3a 내지 3b는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도이고, 도 3c 내지 3d는 도 1b의 Ⅱ-Ⅱ'선에 따른 단면도이다.
먼저, 반도체 기판(10)을 활성영역과 필드영역으로 정의한 후, 상기 필드영역에 소자 분리를 위한 소자격리막(11)들을 형성한다.
이후, 상기 활성영역의 기판(10)상에 터널링 산화막(21)을 형성한 후, 상기 소자격리막(11)들을 포함한 기판(10)상에 제 1 폴리실리콘층(12)을 형성한다.(도 2a 참조)
여기서, 상기 제 1 폴리실리콘층(12)은 플로팅 게이트로 사용된다.
이때, 도 3a는 X-방향에 따른 단면이므로 소자격리막은 도시되지 않고, 기판(10)의 전면에 형성된 터널링 산화막(21)과 상기 터널링 산화막(21)상에 형성된 제 1 폴리실리콘층(12)이 도시된다.
이어서, 상기 제 1 폴리실리콘층(12)을 선택적으로 제거하여 도 2b에 도시한 바와 같이, 상기 소자격리막(11)과 동일한 방향으로 패터닝되는 플로팅 게이트 라인(12a)들을 형성한다.
이때 도 3b는 도 3a의 상태를 그대로 유지한다.
여기까지는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'선에 따른 공정 단면도를 설명한 것이다.
이어서, 도 1b의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'선에 따른 공정을 설명하기로 한다.
즉, 도 2c에 도시한 바와 같이, 상기 플로팅 게이트 라인(12a)들을 포함한 전면에 산화막-질화막-산화막(O-N-O) 구조의 절연층(22)을 형성하고, 상기 절연층(22)상에 제 2 폴리실리콘층(13)을 형성한다.
이때, 도 3c에는 상기 제 1 폴리실리콘층(12)상에 상기 ONO구조의 절연층(22)이 형성되고, 상기 절연층(22)상에는 제 2 폴리실리콘층(13)이 형성된다.
여기서, 상기 제 2 폴리실리콘층(13)은 컨트롤 게이트로 사용된다.
이어서, 도 2d에 도시한 바와 같이, 상기 제 2 폴리실리콘층(13)을 선택적으로 식각하여 컨트롤 게이트(13a)를 형성한다.
이때, 도 3d에서와 같이, 상기 컨트롤 게이트(13a)를 형성한 후, 상기 컨트롤 게이트(13a)를 마스크로 이용하여 플로팅 게이트 라인(12a)을 식각하여 플로팅 게이트(12b)들을 형성한다.
여기서, 상기 컨트롤 게이트(13a)는 도 1b에서와 같이, 서로 일정 간격을 갖도록 패터닝되어 있어 있지만 도 2d는 Y방향에 따른 단면이므로 컨트롤 게이트가 분리되어 있는 모습은 도시되지 않는다. 하지만 도 3d에는 X방향에 따른 단면이므로 분리 형성되어 있는 컨트롤 게이트(13a)와 플로팅 게이트(12b)를 볼 수 있다.
도 3d와 같이, 적층 구조의 플로팅 게이트(12b) 및 컨트롤 게이트(13a)를 형성한 후, 그 양측에 사이드월 스페이서(23)를 형성한다.
그리고 불순물 이온주입을 실시하여 소오스/드레인 불순물 확산영역(24)들을 형성하면 종래 기술에 따른 플래쉬 메모리 셀 제조공정이 완료된다.
이와 같은 공정에서 알 수 있듯이, 컨트롤 게이트 형성 이전에 미리 플로팅 게이트를 패터닝하지 않고, 컨트롤 게이트 형성시 동시에 플로팅 게이트(12b)를 패터닝하여 플로팅 게이트(12b)와 컨트롤 게이트(13a)가 수직 구조를 갖는다.
한편, 도 4는 도 1b의 Ⅲ-Ⅲ'선에 따른 단면을 나타낸 것으로 컨트롤 게이트를 마스크로 절연층(22) 및 플로팅 게이트 라인(12a)을 식각함에 있어서, 식각되지 않고 소자격리막(11)의 상부에 잔존하는 절연층(22)을 도시한 것이다.
이와 같은 플래쉬 메모리 셀은 인접한 셀간에 소오스 불순물 영역을 공유하며 데이터 소거를 위해서는 공통 소오스 불순물 영역에 양(+)의 전압을 인가하여 플로팅 게이트에 트랩(trap)되어 있던 전하를 방출시킨다.
데이터 소거는 게이트와 드레인에 양(+)의 전압을 인가하여 채널의 드레인단에서 발생한 고온 열 전자가 플로팅 게이트로 주입되게 하는 방식이 주류를 이루고 있다.
그러나 상기와 같은 종래 플래쉬 메모리 셀 제조방법은 다음과 같은 문제점이 있었다.
첫째, 플로팅 게이트용 제 1 폴리실리콘층상에 ONO구조의 절연층을 형성한 후, 상기 절연층상에 컨트롤 게이트용 제 2 폴리실리콘층 형성한 다음, 패터닝하여 컨트롤 게이트와 플로팅 게이트를 패터닝하게 되는데, 상기 플로팅 게이트를 패터닝하기 위해 컨트롤 게이트를 마스크로 상기 절연층을 식각할 경우, 절연층이 잘 식각되지 않고 잔존하는 현상이 발생된다.
이렇게 절연층이 잔존하게 되면 그 제 1 폴리실리콘층 식각시 완전히 제거되지 않는 결과를 초래하여 인접한 플로팅 게이트와 숏트(short)되는 현상이 발생한다.
그리고 잔존하는 절연층 및 그로 인해 제거되지 않은 제 1 폴리실리콘층이 파티클(particle)의 소오스로 작용하여 후속 공정의 진행을 어렵게 만든다.
둘째, 상기 잔존하는 절연층을 완전히 제거하기 위해 과도 식각을 진행할 경우 소자격리막이 식각되는 현상을 막을 수가 없으며, 최악의 경우에는 소자격리막이 모두 식각될 수도 있다. 이의 방지를 위해 소자격리막의 두께를 매우 크게할 수는 있으나, 이는 집적도를 감소시키는 요인으로 작용한다.
셋째, 플로팅 게이트의 수직 프로파일을 보면, 플로팅 게이트 윗쪽 모서리가 첨예하게 되어 플로팅 게이트로부터 컨트롤 게이트로의 리키지 전류를 증가시키게 되므로 게이트의 손상을 초래하고 데이터의 유지특성을 열화시키는 원인이 된다.
넷째, 플로팅 게이트의 측면이 수직하게 단차를 가지므로 컨트롤 게이트 식각시 과도식각을 유도하게 되며 이는 주변회로 소자의 게이트산화막 및 기판에 손상을 입히는 문제를 야기시킨다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 플로팅 게이트의 측면에 절연층이 잔류되지 않도록하여 컨트롤 게이트의 패터닝을 용이하게 하며 소자격리막의 손실을 방지하여 소자의 신뢰성을 향상시키는데 적당한 플래쉬 메모리 셀 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 기술에 따른 플래쉬 메모리 셀의 레이아웃도
도 2a 내지 2d는 도 1a 내지 1b의 Ⅰ-Ⅰ'선에 따른 공정단면도
도 3a 내지 3d는 도 1a 내지 1b의 Ⅱ-Ⅱ'선에 따른 공정단면도
도 4는 도 도 1b의 Ⅲ-Ⅲ'선에 따른 단면도
도 5a 내지 5f는 본 발명의 플래쉬 메모리 셀 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
50 : 반도체 기판 51 : 소자격리막
52 : 열산화막 53 : 제 1 폴리실리콘층
54 : 제 1 절연층 55 : 포토레지스트
56 : 제 2 폴리실리콘층 57 : 제 3 폴리실리콘층
57a : 폴리 측벽 58 : 제 2 절연층
59 : 컨트롤 게이트
상기의 목적을 달성하기 위한 본 발명의 플래쉬 메모리 셀 제조방법은 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 공정과, 상기 기판상에 터널링 산화막을 개재하여 제 1 폴리실리콘층을 형성하고, 그 상면에 그 보다 두꺼운 제 1 절연층을 형성하는 공정과, 상기 활성영역에 상응하는 상기 제 1 폴리실리콘층이 노출되도록 상기 제 1 절연층을 선택식각한 후, 상기 기판 전면에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 1 절연층의 높이보다 낮은 높이가 되도록 상기 제 2 폴리실리콘층을 식각하는 공정과, 상기 제 1 절연층을 제거한 후, 상기 제 2 폴리실리콘층의 양측면에 폴리 측벽을 형성하는 공정과, 상기 폴리 측벽 양측의 제 1 폴리실리콘층을 제거하여 상기 제 1, 제 2 폴리실리콘층 및 폴리 측벽으로 이루어진 플로팅 게이트 라인들을 형성하는 공정과, 상기 플로팅 게이트 라인들을 포함한 전면에 제 2 절연층을 형성한 후, 상기 제 2 절연층상에 컨트롤 게이트를 형성하는 공정과, 상기 컨트롤 게이트를 마스크로 상기 제 2 절연층 및 상기 플로팅 게이트 라인을 식각하여 플로팅 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 플래쉬 메모리 셀 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5f는 본 발명의 플래쉬 메모리 셀 제조방법을 설명하기 위한 공정단면도이다.
그리고 도 5a 내지 도 5f는 도 1a의 Ⅰ-Ⅰ'선에 따른 것이다.
먼저, 도 5a에 도시한 바와 같이, 반도체 기판(50)을 필드영역과 활성영역으로 정의한 후, 상기 필드영역에 소자격리막(51)을 형성한다.
이때, 상기 소자격리막(51)들은 서로 일정한 간격을 갖고 디파인(define)된다.
이와 같이, 선택적으로 소자격리막(51)을 형성한 후, 활성영역에 터널링 산화막(52)을 형성하고, 상기 반도체 기판(50) 전면에 얇은 두께의 제 1 폴리실리콘층(53)을 형성한다.
이후, 상기 제 1 폴리실리콘층(53)상에 상기 제 1 폴리실리콘층(53)에 비해 상대적으로 두껍게 제 1 절연층(54)을 형성한다.
이때, 제 1 절연층(54)의 물질은 고온저압유전막(HLD:High temperature Low pressure Dielectric)을 이용한다.
그리고 제 1 절연층(54)상에 포토레지스트(55)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
이어, 도 5b에 도시한 바와 같이, 패터닝된 포토레지스트(55)를 마스크로 이용한 식각공정으로 상기 제 1 절연층(54)을 선택적으로 제거한다.
즉, 제 1 절연층(54)이 제거된 부분은 소자격리막(51)이 형성되지 않은 활성영역에 상응한 영역이며 상기 제 1 폴리실리콘층(53)의 표면이 노출되도록 식각된다.
이후, 상기 선택적으로 제거된 제 1 절연층(54)을 포함한 제 1 폴리실리콘층(53)상에 제 2 폴리실리콘층(56)을 형성한 후, 표면을 평탄화시킨다.
이어서, 도 5c에 도시한 바와 같이, 상기 제 1 절연층(54)의 표면이 노출될 때까지 제 2 폴리실리콘층(56)을 식각한 후, 다시 과도 식각을 통해 제 1 절연층(54) 사이의 하부에만 남긴다.
즉, 소자격리막(51)과의 단차를 최적화할 수 있을때까지 제 2 폴리실리콘층(56)을 과도식각한다.
이어, 도 5d에 도시한 바와 같이, 상기 제 1 절연층(54)만을 선택적으로 제거한다. 이때, 제 1 절연층(54)의 제거는 습식식각을 이용한다.
그리고 도 5e에 도시한 바와 같이, 상기 제 2 폴리실리콘층(56)을 포함한 제 1 폴리실리콘층(53)상에 제 3 폴리실리콘층(57)을 형성한다.
이후, 제 3 폴리실리콘층(57)을 에치백하여 도 5f에 도시한 바와 같이, 상기 제 2 폴리실리콘층(56)의 양측면에 폴리 측벽(57a)을 형성한다.
그리고 폴리 측벽(57a) 및 제 2 폴리실리콘층(56)을 마스크로하여 제 1 폴리실리콘층(53)을 제거한다.
따라서, 상기 폴리 측벽(57a)과, 제 1, 제 2 폴리실리콘층(53,56)으로 이루어진 플로팅 게이트 라인이 형성되고, 플로팅 게이트 라인의 양측이 폴리 측벽(57a)에 의해 라운드(round) 형태를 갖는다.
그리고 상기 제 1 폴리실리콘층(53)을 식각할 때 상기 제 2 폴리실리콘층(56)도 소정깊이로 식각된다.
이와 같은 공정을 통해 제 2 폴리실리콘층(56)으로 이루어진 플로팅 게이트 라인을 형성한 후, 상기 플로팅 게이트 라인을 포함한 전면에 ONO구조의 제 2 절연층(58)을 형성한다.
이후, 상기 제 2 절연층(58)상에 제 4 폴리실리콘층을 형성한 후 패터닝하여 컨트롤 게이트(59)를 형성한다.
그리고 상기 컨트롤 게이트(59)를 마스크로 마스크로 이용한 식각공정으로 상기 제 2 절연층(58) 및 상기 플로팅 게이트 라인을 식각한다.
따라서, 플로팅 게이트 라인의 양측이 라운딩되어 있으므로 그 상부에 증착되는 제 2 절연층(58) 또한 라운딩되어 상기 컨트롤 게이트(59)를 마스크로 이용한 식각공정시 제 2 절연층(58)을 완전하게 제거할 수가 있다.
이상 상술한 바와 같이, 본 발명의 플래쉬 메모리 셀 제조방법은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트의 측면이 완만하여 ONO식각시, ONO가 완전하게 제거되므로 과도식각을 할 필요가 없어 소자격리막의 손상을 미연에 예방할 수 있다.
둘째, 플로팅 게이트의 윗쪽이 날카로운 모서리 부분이 없어 플로팅 게이트에서 컨트롤 게이트로의 리키지 전류가 감소된다.
셋째, 플로팅 게이트의 높이를 소자격리막의 높이와 거의 일정하게 맞출 수가 있으므로 플로팅 게이트 공정 후, 셀 영역의 평탄도가 개선된다.
따라서, 컨트롤 게이트 디파인(define)시에 플로팅 게이트의 단차에 의한 패턴의 일그러짐이 없고 컨트롤 게이트 건식식각시에 과도한 건식식각을 할 필요가 없어 주변회로 소자의 게이트 산화막에 대한 손상을 방지할 수 있다.
넷째, 소자격리막의 성장 두께를 낮출 수가 있으므로 필드산화 패턴의 미세화에 대응이 용이하고 또한 셀프-얼라인 소오스 공정시 활성영역에 대한 손상을 최대한 감소시킬 수 있다.
Claims (3)
- 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 공정과,상기 기판상에 터널링 산화막을 개재하여 제 1 폴리실리콘층을 형성하고, 그 상면에 그 보다 두꺼운 제 1 절연층을 형성하는 공정과,상기 활성영역에 상응하는 상기 제 1 폴리실리콘층이 노출되도록 상기 제 1 절연층을 선택식각한 후, 상기 기판 전면에 제 2 폴리실리콘층을 형성하는 공정과,상기 제 1 절연층의 높이보다 낮은 높이가 되도록 상기 제 2 폴리실리콘층을 식각하는 공정과,상기 제 1 절연층을 제거한 후, 상기 제 2 폴리실리콘층의 양측면에 폴리 측벽을 형성하는 공정과,상기 폴리 측벽 양측의 제 1 폴리실리콘층을 제거하여 상기 제 1, 제 2 폴리실리콘층 및 폴리 측벽으로 이루어진 플로팅 게이트 라인들을 형성하는 공정과,상기 플로팅 게이트 라인들을 포함한 전면에 제 2 절연층을 형성한 후, 상기 제 2 절연층상에 컨트롤 게이트를 형성하는 공정과,상기 컨트롤 게이트를 마스크로 상기 제 2 절연층 및 상기 플로팅 게이트 라인을 식각하여 플로팅 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연층의 높이보다 낮은 높이가 되도록 상기 제 2 폴리실리콘층을 식각하는 공정은,상기 기판 전면에 형성된 제 2 폴리실리콘층의 표면을 평탄화하는 공정과,상기 제 1 절연층의 표면이 노출될 때까지 상기 제 2 폴리실리콘층을 에치배하는 공정과,상기 제 1 절연층보다 낮은 높이가 되도록 상기 제 2 폴리실리콘층을 과도식각하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연층은 산화막-질화막-산화막이 적층된 ONO구조의 절연막인 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
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