TWI278971B - Flash memory device and method of manufacturing the same - Google Patents

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Description

1278971 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法。更具體言之 本發明係關於快閃記憶體裝置及其製造方法。。之 【先前技術】 * ’由於反及（NAND)快閃記憶體裝置收綠 離膜形成過程中，罝分p A 士 文在^ 矛中卩4域中之隔離膜的深度與周邊區蛣 中之隔離膜的深度必須彼此不同。 邊“ 在單元區域及周邊區域之邊界部分處，隔 二重深度之隔離膜的狀況下，產生以下問題。 :’當形成單元區域及周邊區域中每一者所 離膜時，以譬番古斗、主丄# 而之 重方式_半導體基板，從而導致對半導體 基板之損壞。因此 ^ . 丁千¥體 ，存在之問題在於··形成了用以捭加、、屆 電流之漏電流路徑。 9力漏 其-人，在形成單元區域及周邊區域中每 膜的過程中，需要虛設 ：：之㈣ 界部分處或於深N#W 域之井區域邊 形成5亥虛设作用區域。然而，在f 置之擦除操作中，一宏杜表 嗖作用區域Φ ° %晶體根據偏壓狀態而形成於虛 題。此在降低裝置之臨限電壓方面變得有問 之 因此，存在著對能 邊界部分處具有雙 【發明内容】 夠解決藉由一在單元區域及周邊區 重深度之隔離膜產生之問題的技術 域 102663.doc 1278971 因此’ϋ於上述問題而製造了本發明，且本發明之一目 的為提供一種快閃記憶體裝置及其製造方法，其中可避免 藉由在單元區域及周邊區域之邊界部分處具有雙重深度之 隔離膜而產生之問題。 & 為達成以上目的’根據本發明之_態樣，提供__種用以 製造快閃記憶體裝置之方沬 甘—人上 方法，其包含提供一半導體基板， 在該半導體基板中具有-其中形成—單元區域之第-區 域、-其中形成-周邊區域之第二區域，及一形成於該單 元區域及該周邊區域之邊界部分處之周邊區域中的第三區
域。該方法進一步包含·拙 > 祕7 A •執订離子植入過程以在該第一區 域之預定區域中形成三井區域，其中該三井區域之末端部 分亦形成於該第三區域中；在第三區域之半導體基板上形 成—用於高電壓之閉極氧化物膜；在第-區域及第三區域 之預定區域中形成-用於界定隔離膜之圖案，·及經由使用 該圖案進行圖案化而僅在第一區域中形成第一渠溝；在第 二及第三區域之預定區域中形成用於界定周邊區域之隔離 區域的圖案；經由該圖案執行圖案化以僅在第二區域中形 成冰於第木溝之第二渠溝，其中在用於形成第一及第二 渠溝，圖案化中，在其中防止了圖案化之第三區域中形成 、虛"又作用區域’且僅在第一及第二渠溝内形成一用於渠 :冓掩埋之、％緣膜’從而在第一區域中形成第一隔離膜且在 第區域中形成深於該第一隔離膜之第二隔離膜。該方法 亦包含.在除虛設作用區域之外的整個表面上形成一用於 低電壓之閘極氧化物膜，且在該整個表面上形成一用於浮 102663.doc 1278971 動閘電極之第一多晶矽膜；圖案化該第一多晶矽膜以在第 « 一區域中形成一浮動閘電極及在第三區域中形成一圖案化 ’ 之多晶石夕膜，其中該用於高電壓之閘極氧化物膜及該圖案 化之多晶矽膜係堆疊於虛設作用區域上。 在實施例中，三井區域可包含一深N井區域、一形成於 該深N井區域之預定區域中的p井區域，及一形成於該p井 區域相鄰處的N井區域。 φ 在F施例中，三井區域之P井區域可位於第三區域中。 在貫施例中，可將虛設作用區域向單元區域及周邊區域 之邊界部分處的周邊區域偏移約〇1至〇.5微米。 在實施例中，用於高電壓之閘極氧化物膜可形成為36〇 至440 A之厚度。 在貫施例中，用於周邊區域之井區域可形成於周邊區域 之預定區域的半導體基板内。 在實施例中，該方法可進一步包含：在周邊區域之井區 •域與單元區域之三井區域之間的周邊區域之半導體基板内 形成一場闌井st〇p well)區域。 根據本發明之一態樣，提供一種快閃記憶體裝置，其包 含一半導體基板，該半導體基板中具有：一其中形成一單 兀區域之第一區域、一其中形成一周邊區域之第二區域， 及一形成於戎單元區域及該周邊區域之邊界部分處之周邊 ^區域中的第三區域、一形成於第一區域及第三區域之預定 •區域中的三井區域、一形成於第一區域中且具有第一深度 之隔離膜、一形成於第二區域中且具有深於該隔離膜之第 102663.doc 1278971 • 一深度之第一深度的隔離膜、堆疊於第一區域之預定區域 上的一用於低電屢之閘極氧化物膜及一浮動閘極、堆疊於 第二區域之預定區域上的一閘極氧化物膜及一閘極，及一 虛設快閃記憶體單元，在該虛設快閃記憶體單元中，形成 於第一區域中之浮動閘極與形成於第二區域中之閘極彼此 为離，且一用於南電壓之閘極氧化物膜及一閘電極堆疊於 弟二區域之預定區域上。 籲 在貝施例中，可在單元區域中形成三井區域，該三井區 域具有一深N井區域、一形成於該深]^井區域之預定區域 ，中的P井區域及一形成於該p井區域相鄰處之;^井區域。 在實施例中，三井區域之P井區域可位於第三區域中。 在實施例中，快閃記憶體裝置可進一步包含一形成於一 周邊區域之預定區域之半導體基板内的用於該周邊區域之 开區域。 在實施例中，快閃記憶體裝置可進一步包含位於周邊之 書井區域與單元區域之三井區域之間的周邊區域之半導體基 板内之场闌井區域。 【實施方式】 將參看隨附圖式描述各種實施例。由於提供了實施例， 使得普通熟習此項技術者將能夠理解本發明，故可以各種 方式修正實施例且本發明之料不受本文所述之實施例的 限制在其中描述—膜位於另__膜或半導體基板"上"的狀 '況;下，該—臈可直接接觸該另-膜或該半導體基板’或可 在該一膜與該另-膜或該半導體基板之間插入第三膜。此 102663.doc 1278971 外，在圖式中，為闡述方便及清晰起見而對每一層之厚度 及尺寸進行誇示。相似參考號用於識別相同或類似部分。 圖1至圖6為用以闡述根據本發明之一實施例製造快閃記 憶體裝置之方法的橫截面圖。 參看圖1 ’在其中界定單元區域A及周邊區域b之半導體 基板10,的整個表面上形成螢幕氧化物膜丨j。 螢幕氧化物膜11可形成為約80 A之厚度。螢幕氧化物膜 用以防止藉由形成於界定隔離膜之過程中的襯墊氮化物膜 施加之對半導體基板之應力。螢幕氧化物膜亦用以防止在 用於形成井區域之離子植入過程中所產生的通道現象，等 等。 執行在單元區域.A中形成井區域AW之過程及在周邊區域 B中形成井區域BW之過程。單元區域a之井區域a W亦形 成於單元區域A及周邊區域B之邊界部分處的周邊區域8中 以及單元區域A之預定區域中。 更特定言之，在形成一圖案（此圖案係用於曝露單元區 域A及周邊區域B之僅預定區域中；周邊區域b指位於單元 區域A及周邊區域B之邊界部分處的周邊區域）之後，執行 離子植入過程以在單元區域,Α及周邊區域b之預定區域中 形成深Ν井區域12。移除所形成之圖案。在形成用於曝露 單元區域Α及周邊區域Β之預定區域的圖案之後，執行離 子植入過程以在其中形成單元區域A之深,ν井區域12的預 定區域及周邊區域Β之預定區域中形成]?井14。藉此完成了 周邊區域中之井區域BW的形成。 102663.doc 1278971 • 其後，移除所形成之圖案，隨後形成一圖案，其中形成 • P井之單元區域A之預定區域經由該圖案而曝露。執行離子 植入過程以在與單元區域A之p井相鄰之區域中形成n井 !6。藉此完成了作為單元區域之井區域的三井區域a w之 形成。 因此’作為單元區域之井區域的三井區域A w亦形成於 單元區域及周邊區域之邊界部分處的周邊區域中以及單元 〇 區域A中。 參看圖2,在其中形成井區域aw及BW之半導體基板之 預定區域中形成用於高電壓之閘極氧化物膜丨8。 用於高電壓之閘極氧化物膜丨8為一將用於稍後形成之虛 设作用區域（圖4)中的閘極氧化物膜。氧化物膜丨8係形成於 自周邊區:及單元區域a之邊界部分處朝向周邊區域6的 預定區域處。 用於高電壓之閘極氧化物膜18可形成為36〇至44〇 A之厚 •度。 參看圖3，在包含用於高電壓之閘極氧化物膜18的整個 表面上形成襯墊氮化物膜20。隨後形成一光阻圖案（未圖 示）僅其中將形成單元區域之隔離膜的區域經由該光阻 圖案而曝露。使用該圖案作為蝕刻遮罩來蝕刻襯墊氮化物 膜2〇、螢幕氧化物膜丨丨及半導體基板之預定厚度，從而在 單兀區域A中形成第一渠溝T1。隨後執行用於剝除其中將 界定第一渠溝之光阻圖案（未圖示）的剝除過程。 第一渠溝以為一將被界定於單元區域A中之隔離膜，且 102663.doc -10- 1278971 • 在形成該第一渠溝之過程中藉由光阻圖案（未圖示）來覆蓋 ' 周邊區域B。 蒼看圖4 ’在形成第一渠溝T1之區域上形成一光阻圖案 (未圖不）’僅其中將形成周邊區域B之隔離膜的區域經由 "亥光阻圖案而曝露。使用該圖案#為蝕刻遮罩來蝕刻襯墊 氮化物膜2?、螢幕氧化物膜11及半導體基板之預定深度， 從而在周邊區域8中形成第二渠溝T2。隨後執行用以剝除 • 其中將界定第二渠溝之光阻圖案（未圖示）的剝除過程。 此時’第二渠溝丁2係將形成於周邊區域b中之隔離膜， 且其深於形成於單元區域中之第一渠溝T1。此外，在形成 第二渠溝之過程中，單元區域B被光阻富案（未圖示）所覆 蓋。 在开^成第二渠溝T2的過程之後，於接近周邊區域b及單 元區$A之邊界部分中的周邊區域B處界定虛設作用區域 C "亥虛5又作用區1域C形成於自周邊區域B及單元區域a之 _邊界部分向周邊區域偏移約0.1至〇·5微米之區域中。 虛設作用區域C為其中用於界定第一渠溝之光阻圖案（未 圖示）與用於界定第二渠溝之光阻圖案（未圖示）重疊的區 域。在用於形成第一渠溝之钱刻過程及用於形成第二渠溝 之姓刻過程中，虛設作用區域C被光阻圖案所覆蓋。因此 可保護單元區域及周邊區域之邊界部分使其免於用以形成 •第一及第二渠溝之蝕刻過程。 ，在先前技術中，當形成單元區域及周邊區域中每一者所 必需之隔離膜時，以雙重方式蝕刻半導體基板，藉以損壞 102663.doc 1278971 半導體基板。進一步藉由隨後之熱過程損壞已損壞之半導 體基板。因此，所存在之問題在於：形成了增加漏電流之 漏電流路徑。 在本發明中，在用於形成第一渠溝之蝕刻過程及用於形 成第二渠溝之蝕刻過程中以光阻圖案遮蔽半導體基板。因 此可保護位於單元區域及周邊區域之邊界處的半導體基板 使其免於用於形成第一及第二渠溝之蝕刻過程。因此，可 φ 防止藉由半導體基板損壞而引起的漏電流增加。 另外，所形成之用於高電壓之閘極氧化物膜18在被圖案 化之後保留於虛設作用區域C中。 虛设作用區域C亦形成於單元區域之三井區域AW中的p 井14上。若虛設作用區域c形成於p井14上，則可藉由單元 區域之深N井12及1>井14來防止產生於裝置之擦除操作中的 寄生電晶體漏電流。 在先别技術中，若虛設作用區域形成於單元區域之井區 域邊界部分中或形成於深N井内，則根據裝置之擦除操作 t之偏壓狀態而在虛設作用區域中形成寄生電晶體。因 、此，所存在之問題在於，降低了裝置之臨限電 根據本發明，虛設作用區域⑽形成於 井-，意即，形成於其中形成電晶體之作用二上，： ST:裝置之擦除操作中的寄生電晶體，且可防止 口亥寄生電日日體之漏電流的發生。 參看圖5，在1 ψ报&# ，隹八中形成第二渠溝丁2之區 形成場闌井之光阻圖案 成用於 不），使得曝露周邊區域之井 102663.doc 1278971 、區域BW與單元區域之井區域AW之間的周邊區域之半導體 基板。使用該圖案作為遮罩來執行用於離子植入之離子植 入過程以形成場闌井區域22。 其後，在其中形成場闌井區域22之整個表面上形成一用 於渠溝掩埋之絕緣膜。隨後執行諸如化學機械研磨（CMp) 之研磨過程直至曝露襯墊氮化物膜20為止。藉此，在單元 區域A中形成第一隔離膜24a且在周邊區域b中形成第二隔 φ 離膜24b。隨後執行用以剝除襯墊氮化物膜及螢幕氧化物 膜之過程。 參看圖6，在其中形成隔離膜24a及24b之區域之間除虛 δ又作用區域C以外的區域中形成一用於低電壓之閘極氧化 物膜26。 用於高電遷之閘極氧化物膜18在經圖案化之後保留於虛 設作用區域c上，且用於低電壓之閘極氧化物膜26形成於 剩餘區域中。 / • 其後，在其中形成閘極氧化物_ 26之區域上形成一用於 浮動閘電極之第一多晶矽膜。形成用於圖案化該第一多晶 矽膜之光阻圖案（未圖示）。隨後執行使用該圖案作為遮罩 之蝕刻過程以形成單元區域Α中之浮動閘電極28a、虛設作 用區域c上之圖案化多晶矽膜28b，及周邊區域之閘電 極 28c 〇 此時，在形成該圖案化多晶矽膜28b之過程中，蝕刻第 一多晶矽膜使得圖案化多晶矽膜2813在虛設作用區域C之右 側及左侧形成為預$寬度（圖6D)。目此，單元區域之圖案 102663.doc -13- 1278971 ^浮動閘電極28a與虛設作用區域c之圖案化多㈣膜撕 彼此分離’且圖案化多晶補此亦與形成於周邊區域中 之閘電極28c相分離。 域中之閘極相分離的虛設快閃記憶體，其中用於高電塵之 攀間極氧化物膜18及閘極28b係堆疊於單元區域及周邊^域 之邊界部分處的周邊區域c中。 八經由根據本發明之_系列過程形成之快閃記憶體裝置包 I丰導縣板H)，在該半導縣板附界定了單元區域 A、周邊區域B，及位於該單元區域A及該周邊區域b之邊 界部分處的周邊區域B;形成於單元區域以及單元區域及 #該周邊區域之邊界部分處的周邊區邮之預定區域中的三 井區域AW;形成於單元區域A中且具有第—深度之隔離膜 24a ’形成於周邊區域(：中且具有深於隔離膜“a之第一深 度之第二深度的隔離膜鳥；堆叠於單元區域之預定區域 上的用於低電壓之閘極氧化物膜26及浮動閘極“a ;堆疊 於周邊區域B之預定區域上的閘極氧化物膜％及問極間極 28c ’及與形成於單元區域中之浮動閉極及形成於周邊區 因此，在虛設作用區域c中形成用於高電壓之閘極氧化 物膜18及浮動閘電極28b，且執行用以在單元區域中形成 為ΟΝΟ膜之介電膜及控制閘電極的隨後過程。因此，由於 虛設快閃記憶體單元結構係形成於虛設作用區域中，故降 低了快閃記憶體裝置之閘電極的耦合比。雖然損壞了用於 高電壓之閘極氧化物膜，但執行隨後過程以防止操作失 敗。 102663.doc -14- 1278971 * 如上所述’根據本發明，在用於形成第-渠溝之姓刻過 、程及用於形成第二渠溝之餘刻過程中，以光阻圖案遮蔽半 導體基板0因此可保護單 更早凡Ee域及周邊區域之邊界處的半 導體基板使其免於用以形成第_ 〜风弟及第二渠溝之蝕刻過程。 因此，存在之效應在於：可防止藉由半導體基板之損壞而 引起的漏電流增加。 另外，根據本發明，虛設作用區域係形成於三井區域 鲁AW之P井上思即’形成於其中形成電晶體之作用區域 上此不影響產生於裝置之擦除操4乍中的寄生電晶體。因 此，所存在之效應在於：防止了寄生電晶體之漏電流的發 生。 雖然已參看上述實施例進行了先前描述，但應瞭解，普 通熟習此項技術者可在不偏離本發明及附加申請專利範圍 之精神及範轉的情況下對本發明進行改變及修正。 【圖式簡單說明】 攀 圖1至圖6為用以闡述根據本發明之一實施例用以製造快 閃記憶體裝置之方法的橫截面圖。 【主要元件符號說明】 10 半導體基板 11 螢幕氧化物膜 12 深N井 14 P井 16 N井 18 用於咼電壓之閘極氧化物膜 102663.doc -15- 1278971 20 襯墊氮化物膜 22 場闌井區域 24a 第一隔離膜 24b 第二隔離膜 26 用於低電壓之閘極氧化物膜 28a 浮動閘電極 28b 圖案化多晶矽膜 28c 閘電極 102663.doc -16-

Claims (1)

1278971 十、申請專利範圍： :丨· 一種用以製造一快閃記憶體裝置之方法，該方法包括： - _提供—半導體基板，其包括—其中形成—單元區域之 第一區域、一其中形成一周邊區域之第二區域，及一形 成於該單元區域及該周邊區域之邊界部分處之該周邊區 域中的第三區域； 執行一離子植入過程以在該第一區域之一預定區域中 形成二井區域，其中該三井區域之一末端部分亦形成 於该第三區域中； 在忒第二區域之該半導體基板上形成一用於高電壓之 閘極氧化物膜； 在該第一區域及該第三區域之一預定區域中形成一用 於界定該單元區域之一隔離膜的圖案，且經由使用該圖 案進行圖案化而僅在該第一區域中形成一第一渠溝； 在該第二區域及該第三區域之預定區域中形成用於界 • 定該周邊區域之隔離膜的額外圖案，經由該等額外圖案 執行圖案化以僅在該第二區域中形成一深於該第一渠溝 之第二渠溝，其中在用於形成該第一渠溝及該第二渠溝 之圖案化中，在其中防止圖案化之該第三區域中形成一 虛設作用區域； 僅在該第一渠溝及該第二渠溝内形成一用於渠溝掩埋 .之絕緣膜，從而在該第一區域中形成一第一隔離膜且在 該第二區域中形成一深於該第一隔離膜之第二隔離膜； 在除該虛設作用區域之外的整個表面上形成一用於低 102663.doc 1278971 電屢之閘極氧化物膜；及 在邊整個表面上形成一用於一浮動閘電極之第一多晶 圖案化該第一多晶石夕膜以在該第-區域中形成該 :動閉極且在該第三區域中形成—圖案化多晶石夕膜，其 :: 亥用於高電·之閉極氧化物膜及該圖案化多晶石夕膜係 堆疊於該虛設作用區域上。 如請求項1之方法’其中該三井區域包含—深料區域、 成於》亥冰Ν井區域之一預定區域中之ρ井區域，及一 形成於該Ρ井區域相鄰處之Ν井區域。 3· 如凊求項2之方法’其中該三井區域之鮮井區域位於該 第三區域中。 4.如π求項1之方法，其中將該虛設作㈣域向位於該單 元區域及該周邊區域之—邊界部分處的該周邊區域偏移 約0.1至0.5微米。 5_如明求項1之方法，其中用於高電壓之該閘極氧化物膜 形成為360至440 Α之一厚度。 6·如請求項1之方法’其中於該周邊區域之—預定區域的 該半導體基板内形成該周邊區域之一井區域。 7.如吻求項6之方法，進一步包含在該周邊區域之該井區 域與該單元區域之該三井區域之間的㈣邊區域之該半 導體基板内形成一場闌井區域的步驟。 8· 一種快閃記憶體裝置，包括： 斤一半導體基板，其中具有··一其中形成一單元區域之 第區域、一其中形成一周邊區域之第二區域，及一形 102663.doc 1278971 成於該單元區域及該周邊區域夕、息w q您匕兑之邊界部分處的該周邊區 域中之第三區域； 一三井區域，其形成於該第_ F ^ &域中及該第三區域之 一預定區域中； ^ ^ mm i 一形成於該第二區域中且且古 、时 la甲且具有一深於該隔離膜之該第 深度之第二深度的隔離膜；
-用於低電Μ之閘極氧化物膜及_浮動閘極，該用於 低電Μ之㈣氧化物膜及該浮動閘極係堆疊於該第一區 域之一預定區域上； :一閘極氧化物膜及一間極，該問極氧化物膜及該閘極 係堆疊於該第二區域之一預定區域上；及 一虛設快閃記憶體單元，其中形成於該第一區域中之 該浮動閘極與形成於該第二區域中之該閘極彼此分離， 且用於同電壓之閘極氧化物膜及一閘電極係堆疊於該 第三區域之一預定區域上。 9·如請求項8之快閃記憶體裝置，其中_具有—㈣井區 域 形成於該深Ν井區域之一預定區域中之ρ井區域， 及一形成於該Ρ井區域相鄰處之!^井區域的三井區域係形 成於該單元區域中。 10·如請求項9之快閃記憶體裝置，其中該三井區域之該1>井 區域係位於該第三區域中。 11·如請求項8之快閃記憶體裝置，進一步包含一周邊區域 井區域’该周邊區域之該井區域係形成於該周邊區 102663.doc 1278971 域^預定區域之該半導體基板内。 12.如請求項8之快閃記憶體裝置，進一步包含一位於該周 邊區域之該井區域與該單元區域之該三井區域之間的炒 周邊區域之該半導體基板内的場闌井區域。
102663.doc -4-
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