JP2002083883A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離膜の膜減りを防ぐことができる、あ
るいは素子分離膜が膜減りしても素子間を適切に分離す
ることのできる不揮発性半導体装置。 【解決手段】 第１導電型の半導体基板１０の主表面に
選択的に素子分離膜１２を形成して素子領域を画成する
工程と、素子領域上にゲート酸化膜２０を形成する工程
と、ゲート酸化膜および素子分離膜上に第１の多結晶シ
リコン膜２２ｘを形成する工程と、第１多結晶シリコン
膜に対してパターニングを行うことにより、テーパ状の
側壁２２ａを有する第１のゲート電極予備部２２ｙを形
成する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関するもので、特に、ス
タックト型セルを有するフラッシュＥＥＰＲＯＭ（Elec
trically Erasable Programmable Read Only Memory）
に用いられる装置構造および製造方法である。

【０００２】

【従来の技術】従来より、浮遊ゲート電極（フローティ
ングゲート）および制御ゲート電極（コントロールゲー
ト）とを具えた２層ゲート構造のスタックト型セルを有
する不揮発性半導体記憶装置として、フラッシュＥＥＰ
ＲＯＭが知られている。

【０００３】図１９および図２０は、従来のフラッシュ
ＥＥＰＲＯＭの要部の構成を概略的に示すものである。
図１９は、２つのメモリセルについての上から見た平面
図であり、図２０（Ａ）は図１９のI−I線に沿って切っ
た切り口を示す断面図であり、図２０（Ｂ）は図１９の
II−II線に沿って切った切り口を示す断面図である。ま
た、図１９では、構成を分かり易くするために、中間絶
縁膜１１４、第２のゲート電極１１２およびゲート間絶
縁膜１１０を除いて示してある。

【０００４】この従来の不揮発性半導体記憶装置の構造
を、図１９に示した１つのメモリセルに着目して簡単に
説明する。メモリセルは図２０（Ａ）に示す２層ゲート
構造部（ゲート積層構造部）２００と図２０（Ｂ）に示
す２層ゲート構造部２００の周囲の拡散領域３００とで
構成される。ゲート積層構造部２００は、例えばｐ型の
シリコン基板１００上に離間して形成された２つの素子
分離膜１０２の間の領域１０４（この領域を素子領域と
称する。）に形成されている。ｐ型シリコン基板１００
上にゲート酸化膜１０６、第１のゲート電極１０８（浮
遊ゲート電極）、ゲート間絶縁膜１１０、および第２の
ゲート電極１１２（制御ゲート電極）とをこの順に具え
ている。さらに、第２のゲート電極１１２を覆うように
中間絶縁膜１１４が形成されている。そして、この中間
絶縁膜１１４上に配線１１６がなされている（図２０
（Ａ））。また、拡散領域３００は、ｐ型のシリコン基
板１００上に離間して形成された２つの素子分離膜１０
２と、これらの素子分離膜１０２の間の素子領域１０４
の基板１００内に形成されたｎ型の拡散層１１８と、素
子領域１０４上に形成されたゲート酸化膜１０６と、こ
のゲート酸化膜１０６および素子分離膜１０２上に形成
された中間絶縁膜１１４とを含んでいる。そして、中間
絶縁膜１１４およびゲート酸化膜１０６を貫通して拡散
層１１８に達するコンタクトホール１２０が形成されて
おり、このコンタクトホール１２０内は配線金属により
埋め込まれている。そして、この配線金属は、中間絶縁
膜１１４上の配線１１６に接続されている（図２０
（Ｂ））。

【０００５】次に、図２１〜図２３を参照して、従来の
不揮発性半導体記憶装置の製造方法について説明する。
図２１（Ａ）〜（Ｅ）、図２２（Ａ）〜（Ｄ）および図
２３（Ａ）〜（Ｄ）は、この装置の製造工程を示す図で
あり、図２０（Ａ）に示す部分における工程図である。
すなわち、図１９のI−I線に沿って切った断面に相当す
る部分の工程図である。よって、主に不揮発性半導体記
憶装置のゲート積層構造部２００周辺の製造過程を示し
ている。また、図２１（Ｆ）〜（Ｊ）、図２２（Ｅ）〜
（Ｈ）および図２３（Ｄ）〜（Ｈ）もこの装置の製造工
程を示す図であり、図２０（Ｂ）に示す部分における工
程図である。すなわち、図１９のII−II線に沿って切っ
た断面に相当する部分の工程図である。よって、主に拡
散領域３００周辺の製造過程を示している。

【０００６】まず、例えば、ｐ型のシリコン基板１００
上にＬＯＣＯＳ法を用いて素子分離膜１０２を形成して
素子領域１０４を画成する。この素子領域１０４は、ゲ
ート積層構造部２００を形成する領域（ゲート積層構造
形成部２００ｘ）と拡散領域３００を形成する領域（拡
散領域形成部３００ｘ）とを含む領域である（図２１
（Ａ）および図２１（Ｆ））。次に、熱酸化により、基
板１００の素子分離膜１０２から露出している部分にゲ
ート酸化膜１０６を形成する（図２１（Ｂ）および図２
１（Ｇ））。その後、素子分離膜１０２およびゲート酸
化膜１０６上に第１のゲート電極用の第１の多結晶シリ
コン膜１０８ｘをＬＰ−ＣＶＤ法を用いて堆積する（図
２１（Ｃ）および図２１（Ｈ））。

【０００７】その後、この第１の多結晶シリコン膜１０
８ｘ上に、素子分離膜１０２の位置にスリット形状の窓
１２２を有するレジストパターン１２４を形成する（図
２１（Ｄ）および図２１（Ｉ））。次に、このレジスト
パターン１２４をマスクとしてドライエッチングを行う
ことにより、チャネル方向に沿って各メモリセル毎に分
離するスリットを第１の多結晶シリコン膜１０８ｘに形
成する。これにより、第１の多結晶シリコン膜の残存部
分１０８ｙからなる第１のゲート電極予備部が形成され
る（図２１（Ｅ）および図２１（Ｊ））。

【０００８】次に、レジストパターン１２４を除去した
後、基板１００上の全面にわたってゲート間絶縁膜１１
０ｘを形成する。このゲート間絶縁膜１１０ｘを、例え
ば酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜とす
る。そして、この場合、酸化膜は熱酸化により形成さ
れ、窒化膜はＬＰ−ＣＶＤ法により形成される（図２２
（Ａ）および図２２（Ｅ））。その後、ゲート間絶縁膜
１１０ｘ上に第２のゲート電極用の第２の多結晶シリコ
ン膜１１２ｘを形成する（図２２（Ｂ）および図２２
（Ｆ））。

【０００９】次に、第２の多結晶シリコン膜１１２ｘ上
に、レジストパターン１２６を形成する。このレジスト
パターン１２６は、ゲート積層構造形成部２００ｘ上お
よびこのゲート積層構造形成部２００ｘの両側の素子分
離膜１０２上を被覆し、拡散領域形成部３００ｘ上およ
び隣り合う拡散領域形成部３００ｘ間の素子分離膜１０
２上を露出するようなパターンとする（図２２（Ｃ）お
よび図２２（Ｇ））。このレジストパターン１２６をマ
スクとして用いて、ドライエッチングを行うことによ
り、第２のゲート電極１１２が形成される（図２２
（Ｄ））。一方、このドライエッチングにより、拡散領
域形成部３００ｘでは、第２の多結晶シリコン膜１１２
ｘが除去される（図２２（Ｈ））。そして、引き続き、
同じレジストパターン１２６を用いてドライエッチング
を行うことにより、拡散領域形成部３００ｘに露出した
ゲート間絶縁膜１１０ｘも除去する（図２３（Ａ）およ
び図２３（Ｅ））。さらに続いてエッチングを行うこと
によって、ゲート間絶縁膜１１０ｘの除去により露出し
た第１のゲート電極予備部１０８ｙの部分も除去する
（図２３（Ｆ）。これにより、第１のゲート電極１０８
が形成される（図２３（Ｂ））。

【００１０】次に、レジストパターン１２６を除去した
後、基板１００の上面全面にわたって、ｎ型の不純物と
して例えばＡｓ⁺イオンを、通常のイオンインプランテ
ーション技術を用いて注入する。その後、熱拡散により
拡散領域形成部３００ｘにｎ型拡散層１１８が形成され
る（図２３（Ｃ）および図２３（Ｇ））。

【００１１】その後、基板１００の上面の全面に中間絶
縁膜１１４としてＢＰＳＧ膜を熱ＣＶＤ法を用いて堆積
する。次に、ＢＰＳＧ膜１１４上にレジストパターンを
設ける（図示せず。）。このレジストパターンは、拡散
領域形成部３００ｘの拡散層１１８の上側の領域に窓を
有するパターンとする。このレジストパターンをマスク
として用いてドライエッチングを行うことにより、拡散
層１１８に達するコンタクトホール１２０が形成される
（図２３（Ｄ）および図２３（Ｈ））。

【００１２】その後、配線用の金属膜でコンタクトホー
ル１２０を埋め込み、かつ中間絶縁膜１１４上に金属膜
を形成する。その後、金属膜を所望の形状にパターニン
グすることにより配線１１６を形成する（図２０（Ａ）
および図２０（Ｂ））。

【００１３】以上により、図１９および図２０に示した
不揮発性半導体記憶装置が形成される。

【００１４】

【発明が解決しようとする課題】このような不揮発性半
導体記憶装置においては、近年の装置の縮小化に伴い、
隣り合う素子分離膜１０２間の領域１０４（素子領域）
を確保するために素子分離膜１０２の厚さを薄くしなけ
ればならない。これは、素子分離膜１０２が厚いとその
幅も広くなってしまい、その幅の分素子領域１０４の広
さが制限されてしまうためである。

【００１５】素子分離膜１０２の厚さを薄くして、上述
した製造方法で以て不揮発性半導体記憶装置を製造する
と、スタックト型形成領域以外の領域のゲート間絶縁膜
１１０ｘをドライエッチングにより除去する際、第１の
ゲート電極予備部１０８ｙの側壁に形成されたゲート間
絶縁膜１１０ｘの部分を除去するためには、エッチング
を過剰に行う必要がある。この結果、スリット（隣り合
う第１のゲート電極予備部１０８ｙ間）の底部では、素
子分離膜１０２の上に直接ゲート間絶縁膜１１０ｘが堆
積されているので、過剰なエッチングによってゲート間
絶縁膜１１０ｘの下の素子分離膜１０２がエッチングさ
れて凹状に膜減りしてしまう（図２３（Ｅ）参照。）。
そして、その後行われる基板１００へ不純物イオンを打
ち込む工程において、膜減りした素子分離膜１０２の下
の基板１００内にも不純物イオンが注入されてしまう。
この結果、熱拡散によって素子分離膜１０２の下に不要
な拡散層１２８が形成されてしまい（図２３（Ｇ）参
照。）、素子分離膜１０２を挟んで隣接するメモリセル
同士が導通してしまい、素子分離が適切になされないと
いう問題があった。

【００１６】このため、装置が縮小しても素子間の分離
が適切になされる素子分離膜を具えた不揮発性半導体記
憶装置の出現が望まれていた。また、素子分離膜の膜減
りを防ぐことができる、あるいは素子分離膜が膜減りし
ても素子間を適切に分離することのできる不揮発性半導
体装置の製造方法の出現が望まれていた。

【００１７】

【課題を解決するための手段】このため、この発明の不
揮発性半導体記憶装置は、半導体基板と、この半導体基
板の主表面に選択的に形成された素子分離膜と、この素
子分離膜により画成された素子領域内に形成されたゲー
ト積層構造部と、素子領域内のゲート積層構造部とは別
の領域に形成された拡散領域とを具えている。そして、
ゲート積層構造部は、半導体基板の表面に形成されたゲ
ート酸化膜と、このゲート酸化膜上に形成された第１の
ゲート電極と、この第１のゲート電極を覆うように形成
されたゲート間絶縁膜と、このゲート間絶縁膜上に形成
された第２のゲート電極とを有している。また、拡散領
域は、半導体基板の主表面内に形成された拡散層と、こ
の拡散層の上に形成された酸化膜とを有している。この
ような構造の装置において、上記第１のゲート電極の側
壁がテーパ形状であることを特徴とする。

【００１８】第１のゲート電極は、メモリセル毎にゲー
ト積層構造部に形成されており、素子分離膜を挟んで隣
り合うメモリセルの第１のゲート電極とは連続しないよ
うに、素子分離膜上で分断されている。この分断によっ
て形成された面が第１ゲート電極の側壁である。そし
て、この側壁が分断される側に向かって先細となってい
る、すなわちこの側壁の側面がテーパ状となっている。

【００１９】この不揮発性半導体記憶装置は、以下の
〜の工程を含んで製造される。

【００２０】第１導電型の半導体基板の主表面に選択
的に素子分離膜を形成してゲート積層構造形成部および
拡散領域形成部を有する素子領域を画成する工程。

【００２１】素子領域上にゲート酸化膜を形成する工
程。

【００２２】ゲート酸化膜および素子分離膜上に第１
のゲート電極用の第１の多結晶シリコン膜を形成する工
程。

【００２３】第１の多結晶シリコン膜が素子分離膜上
で分断され、この分断され残存する膜の部分がテーパ状
となるように、第１の多結晶シリコン膜に対してパター
ニングを行うことにより、テーパ状の側壁を有する第１
のゲート電極予備部を形成する工程。

【００２４】第１のゲート電極予備部および露出した
素子分離膜上にゲート間絶縁膜を形成する工程。

【００２５】ゲート間絶縁膜上に第２のゲート電極用
の第２の多結晶シリコン膜を堆積する工程。

【００２６】第２の多結晶シリコン膜を選択的にエッ
チングすることにより、ゲート積層構造部上およびゲー
ト積層構造形成部の両側の素子分離膜上の第２の多結晶
シリコン膜の部分を残存させ、かつ拡散領域形成部上お
よび隣り合う拡散領域形成部間の素子分離膜上の第２の
多結晶シリコン膜の部分を除去して、第２のゲート電極
を形成する工程。

【００２７】第２のゲート電極から露出した、拡散領
域形成部のゲート間絶縁膜および第１のゲート電極予備
部の部分を除去して、第１のゲート電極を形成する工
程。

【００２８】半導体基板の上側から半導体基板上面の
全面に第２導電型の不純物イオンを打ち込んだ後、拡散
させることにより、拡散領域形成部に第２導電型の拡散
層を形成する工程。

【００２９】これにより、上記工程では、第２のゲー
ト電極から露出したゲート間絶縁膜を除去するが、詳細
には、拡散領域形成部内の、テーパ状の側壁を有する第
１のゲート電極予備部上、この側壁表面および第１のゲ
ート電極予備部から露出する素子分離膜上のゲート間絶
縁膜が除去される。この発明の製造方法においては、第
１のゲート電極予備部の側壁がテーパ状に形成されてい
る（側壁の側面には傾斜がつけられている）ので、素子
分離膜の表面に対してほぼ垂直に形成された側壁表面に
形成された膜を除去するよりも、容易にかつ短時間に側
壁表面の膜を除去することが可能である。したがって、
このゲート間絶縁膜の除去をドライエッチング技術を用
いて行っても、従来のように過剰なエッチングを行う必
要はなくなる。このため、過剰なエッチングにより第１
のゲート電極予備部から露出する素子分離膜がエッチン
グされて凹状に膜減りするのを抑制することができる。
したがって、この後に行われる上記工程において、基
板の上側から第２導電型の不純物イオンを打ち込んで
も、素子分離膜の下にイオンが注入されるおそれはなく
なり、素子分離を適切に行うことができる。

【００３０】また、このような不揮発性半導体記憶装置
は、第１のゲート電極の側壁がテーパ状に形成されてい
るため、従来の装置よりも、第１のゲート電極と第２の
ゲート電極とに挟まれたゲート間絶縁膜の両電極との接
触面積が大きくなる。よって、装置の縮小化に伴いゲー
ト間絶縁膜が薄膜化しても、ゲート間絶縁膜の容量を確
保することができる。これにより、第１のゲート電極へ
の電子注入効率の確保あるいは向上が図れる。

【００３１】また、この発明の不揮発性半導体記憶装置
の製造方法において、好ましくは、上記の工程、すな
わち、テーパ状の側壁を有する第１のゲート電極予備部
の形成が、以下の小工程を含んで行われるのがよい。

【００３２】−１：第１の多結晶シリコン膜上に、素
子分離膜上の第１の多結晶シリコン膜の部分が露出する
窓が形成された窒化膜パターンを設ける工程。

【００３３】−２：この窒化膜パターンをマスクとし
て用いて、窓内の第１の多結晶シリコン膜を酸化して、
底部が素子分離膜の表面に達する酸化領域を形成する工
程。

【００３４】−３：窒化膜パターンおよび酸化領域を
除去して、第１の多結晶シリコン膜の残存部分からなる
側壁がテーパ状の、第１のゲート電極予備部を形成す
る。

【００３５】このように、素子分離膜上の第１の多結晶
シリコン膜を部分的に酸化して酸化領域を形成すると
き、酸化領域の底部が素子分離膜の表面に達するまで酸
化する。この後、酸化領域を除去することによって第１
の多結晶シリコン膜に形成された穴は第１の多結晶シリ
コン膜の残存部の表面から素子分離膜へ続くなだらかな
テーパ状の穴となる。よって、第１の多結晶シリコン膜
の残存部分からなる第１のゲート電極予備部の側壁をテ
ーパ状に形成することができる。

【００３６】また、このような第１のゲート電極予備部
を、以下の小工程を含んで形成してもよい。すなわち、 −ａ：第１の多結晶シリコン膜上に、素子分離膜と実
質的に同じ大きさの窓を有するレジストパターンを形成
する工程。

【００３７】−ｂ：このレジストパターンをマスクと
して用いて、窓から素子分離膜の表面が露出するまでウ
エットエッチングを行う工程。

【００３８】−ｃ：レジストパターンを除去する工
程。

【００３９】ウェットエッチングは、等方性のエッチン
グであるため、素子分離膜の表面が露出する程度の時間
エッチングを行えば、このエッチングにより形成される
第１のゲート電極の側壁はテーパ状となる。なお、多結
晶シリコン膜のウェットエッチングに用いられるエッチ
ャントとしては、例えばＨＮＯ₃とＨＦとの混合液を用
いることができる。

【００４０】また、素子分離膜の膜減りを防ぐことがで
きる不揮発性半導体記憶装置の製造方法として、この出
願の別の発明では、第１導電型の半導体基板の主表面に
素子分離膜を形成してゲート積層構造形成部および拡散
領域形成部を有する素子領域を画成する工程（上記工
程と同様。）と、素子領域上にゲート酸化膜を形成する
工程（上記工程と同様。）と、ゲート酸化膜および素
子分離膜上に第１のゲート電極用の第１の多結晶シリコ
ン膜を形成する工程（上記工程と同様。）と、第１の
多結晶シリコン膜を、素子分離膜上で分断されるように
パターニングすることにより、第１のゲート電極予備部
を形成する工程と、第１ゲート電極予備部および露出し
た素子分離膜上にゲート間絶縁膜を形成する工程（上記
工程と同様。）と、ゲート間絶縁膜上に第２のゲート
電極用の第２の多結晶シリコン膜を堆積する工程（上記
工程と同様。）と、この第２の多結晶シリコン膜を選
択的にエッチングすることにより、ゲート積層構造部上
およびこのゲート積層構造形成部の両側の素子分離膜上
の第２の多結晶シリコン膜の部分を残存させ、かつ拡散
領域形成部上および隣り合う拡散領域形成部間の素子分
離膜上の第２の多結晶シリコン膜の部分を除去して、第
２のゲート電極を形成する工程（上記工程と同様。）
と、第２のゲート電極から露出した、拡散領域形成部の
ゲート間絶縁膜をウェットエッチングにより除去した
後、このウェットエッチングにより露出した第１のゲー
ト電極予備部の部分をドライエッチングにより除去する
ことによって第１のゲート電極を形成する工程と、半導
体基板の上側から半導体基板の上面の全面に第２導電型
の不純物イオンを打ち込んだ後、拡散させることによ
り、拡散領域形成部に第２導電型の拡散層を形成する工
程（上記工程と同様。）とを含んでいるのがよい。

【００４１】この方法によれば、拡散領域形成部のゲー
ト間絶縁膜をウェットエッチングにより等方的に除去す
る。よって、第１のゲート電極予備部の側壁に形成され
たゲート間絶縁膜をドライエッチングよりも短時間に除
去することができる。このため、素子分離膜が過剰にエ
ッチングされるおそれはなくなる。よって、この後の工
程で、第２導電型の不純物イオンを基板の上側から基板
全面に打ち込んでも、素子分離膜の下側の基板内にイオ
ンが注入されるおそれはない。したがって、装置の縮小
化に伴い素子分離膜が従来よりも薄くなっても素子分離
を適切に行うことができる。

【００４２】また、素子分離膜に膜減りが生じても素子
間を適切に分離することのできる不揮発性半導体記憶装
置の製造方法として、この出願の別の発明では、上記
〜工程と、第１の多結晶シリコン膜を、素子分離膜上
で分断されるようにパターニングすることにより、第１
のゲート電極予備部を形成する工程（この工程を（４）
工程とする。）と、上記〜工程と、この工程によ
り膜減りが生じた素子分離膜の膜減り部分にレジストマ
スクを設ける工程と、上記工程と、レジストマスクを
除去する工程とを含んでいるのがよい。

【００４３】この方法によれば、素子分離膜の膜減り部
分にレジストマスクを設け、このレジストマスクの上側
から第２導電型の不純物イオンを基板の主表面に対して
打ち込むので、膜減り部分の下側の基板に第２導電型の
不純物イオンが注入されるおそれはない。したがって、
素子分離膜を挟んで隣り合う拡散層同士が導通すること
はないので、膜減りが生じていても素子分離を適切に行
うことができる。

【００４４】また、素子分離膜に膜減りを生じさせない
不揮発性半導体記憶装置の製造方法として上記とは別の
発明によれば、上記〜工程、（４）工程、および
工程を含み、この工程の後に、多結晶シリコン膜を
選択的にエッチングすることにより、素子分離膜上の第
２の多結晶シリコン膜の部分およびゲート積層構造形成
部上の第２の多結晶シリコン膜の部分を残存させ、かつ
拡散領域形成部上の第２の多結晶シリコン膜の部分を除
去して、第２のゲート電極を形成し、これと同時に隣り
合う拡散領域形成部間の素子分離膜上に膜減り防止部を
形成する工程と、第２のゲート電極および膜減り防止部
から露出した、拡散領域形成部のゲート間絶縁膜および
その下の第１のゲート電極予備部の部分をドライエッチ
ングにより除去して、第１のゲート電極を形成する工程
とを含んでいる。そして、この後に上記工程を含んで
いる。

【００４５】この方法によれば、第２の多結晶シリコン
膜をパターニングするときに用いられるレジストを、隣
り合う拡散領域形成部間の素子分離膜上にも残存させる
ことによって、この部分の第２の多結晶シリコン膜の部
分を膜減り防止部として残存させている。よって、この
膜減り防止部がマスクとなることにより、拡散領域形成
部のゲート間絶縁膜を除去するときに素子分離膜には膜
減りが生じるおそれはなくなる。また、拡散層を形成す
る第２導電型の不純物イオンの注入も、この膜減り防止
部が設けられた状態で行うので、素子分離膜の下の基板
内に不純物イオンが注入される心配はない。したがっ
て、素子分離膜を挟んで隣り合う拡散層同士が導通する
ことはないので、素子分離を適切に行うことができる。

【００４６】また、素子分離膜に膜減りが生じても素子
間を適切に分離することのできる不揮発性半導体記憶装
置の製造方法として、この出願の別の発明では、上記
および工程と、隣り合う拡散領域形成部間の素子分離
膜の下の半導体基板内に、選択的に第１導電型の不純物
を注入する工程と、上記工程、（４）工程、および
〜工程を含んでいる。

【００４７】この方法によれば、隣り合う拡散領域形成
部間の素子分離膜の下の基板に、予め第１導電型の不純
物を注入してある。よって、工程で第２のゲート電極
から露出するゲート間絶縁膜を除去する際、隣り合う拡
散領域形成部間の素子分離膜に膜減りが生じても、その
後の工程の第２導電型の不純物イオン注入によって、
素子分離膜の膜減り部分の下の基板の部分が第２導電型
の不要な拡散層となるのを防ぐことができる。したがっ
て、素子分離膜を挟んで隣り合う拡散層同士が導通する
ことはないので、膜減りが生じていても素子分離を適切
に行うことができる。

【００４８】また、隣り合う拡散領域形成部間の素子分
離膜の下の基板に予め第１導電型の不純物イオンを注入
する工程は、上記工程および工程の間に行っても良
い。そしてこの後は、上記工程、（４）工程、および
〜工程を行う。

【００４９】また、この第１導電型の不純物イオンを注
入する工程を、上記（４）工程と工程との間に行って
も良い。

【００５０】

【発明の実施の形態】以下、図を参照してこの発明の実
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。また、図において、図を分
かり易くするために断面を示すハッチング（斜線）は一
部分を除き省略してある。

【００５１】また、以下にいくつか実施例を挙げて、よ
り具体的に説明する。

【００５２】＜第１の実施例＞第１の実施例として、図
１に示される構造を有する不揮発性半導体記憶装置につ
き説明する。図１（Ａ）および図１（Ｂ）は、第１の実
施例の不揮発性半導体記憶装置の構成を概略的に示す構
成図であり、断面の切り口で示してある。また、図２
は、この装置を上から見た平面図である。なお、図２の
Ｘ−Ｘ線に沿って切った断面図が図１（Ａ）であり、図
２のＹ−Ｙ線に沿って切った断面図が図１（Ｂ）であ
る。また、図２においては、構成を分かり易くするため
に中間絶縁膜３２、第２のゲート電極２６およびゲート
間絶縁膜２４を除いてある。

【００５３】この装置は、半導体基板１０としてのｐ型
シリコン基板と、この基板１０の主表面に選択的に形成
された素子分離膜１２と、この素子分離膜１２により画
成された素子領域１４内に形成されたゲート積層構造部
１６と、素子領域１４内のゲート積層構造部１６とは別
の領域に形成された拡散領域１８とを具えている（図
２）。そして、ゲート積層構造部１６は、基板１０の表
面に形成されたゲート酸化膜２０と、このゲート酸化膜
２０上に形成された多結晶シリコンからなる第１のゲー
ト電極２２と、この第１のゲート電極２２を覆うように
形成されたゲート間絶縁膜２４としてのＯＮＯ膜と、こ
のゲート間絶縁膜２４上に形成された多結晶シリコンか
らなる第２のゲート電極２６とを有している。そして、
第２のゲート電極２６を覆うように中間絶縁膜３２とし
てのＢＰＳＧ膜が設けられている。さらにＢＰＳＧ膜３
２上には配線３６が形成されている（図１（Ａ））。ま
た、拡散領域１８は、基板１０の主表面内に形成された
ｎ型の拡散層２８と、この拡散層２８の上に形成された
ゲート酸化膜２０とを有している。そして、このゲート
酸化膜２０および素子分離膜１２上に中間絶縁膜（ＢＰ
ＳＧ膜）３２が設けられていて、このＢＰＳＧ膜３２に
は、ＢＰＳＧ膜および酸化膜２０を貫通し、その下の拡
散層２８に達するコンタクトホール３４が設けられてい
る。そして、このコンタクトホールは配線金属によって
埋められており、ＢＰＳＧ膜３２上の配線３６と接続し
ている（図１（Ｂ））。そして、この例の装置において
は、上記第１のゲート電極２２の側壁２２ａがテーパ形
状としてある。

【００５４】このような不揮発性半導体装置は、以下の
ようにして製造される。

【００５５】図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｃ）
および図５（Ａ）〜（Ｃ）は図１（Ａ）に相当する断面
部分の工程図であり、図３（Ｄ）〜（Ｆ）、図４（Ｄ）
〜（Ｆ）および図５（Ｄ）〜（Ｆ）は図１（Ｂ）に相当
する断面部分の工程図である。

【００５６】まず、第１導電型の半導体基板１０の主表
面に選択的に素子分離膜１２を形成してゲート積層構造
形成部１６ｘおよび拡散領域形成部１８ｘを有する素子
領域を画成する。

【００５７】このため、この例では、従来と同様にし
て、例えばｐ型のシリコン基板１０上にＬＯＣＯＳ法を
用いて素子分離膜１２を形成して素子領域を画成する。
そして、この素子領域の一部の領域をゲート積層構造形
成部１６ｘとし、別の領域を拡散領域形成部１８ｘとす
る。

【００５８】次に、素子領域上にゲート酸化膜２０を形
成する。

【００５９】このため、この例では、熱酸化により、基
板の素子分離膜１２から露出している部分にゲート酸化
膜２０を形成する。

【００６０】次に、ゲート酸化膜２０および素子分離膜
１２上に第１のゲート電極用の第１の多結晶シリコン膜
２２ｘを形成する。

【００６１】そのため、この例では、ゲート酸化膜２０
および素子分離膜１２上、すなわち基板１０の上側全面
に第１の多結晶シリコン膜２２ｘをＬＰ−ＣＶＤ法を用
いて堆積する（図３（Ａ）および図３（Ｄ））。

【００６２】次に、第１の多結晶シリコン膜２２ｘが素
子分離膜１２上で分断され、この分断部分がテーパ状と
なるように、第１の多結晶シリコン膜２２ｘに対してパ
ターニングを行うことにより、テーパ状の側壁を有する
第１のゲート電極予備部２２ｙを形成する。

【００６３】このため、この例では、まず、第１の多結
晶シリコン膜２２ｘ上に素子分離膜１２上の第１の多結
晶シリコン膜の部分が露出する窓４０が形成された窒化
膜パターン４２を設ける。よって、第１の多結晶シリコ
ン膜２２ｘ上にＬＰ−ＣＶＤ法を用いてシリコン窒化膜
を形成する。その後、このシリコン窒化膜上にレジスト
膜を設けた後、フォトリソグラフィ技術を用いて、レジ
スト膜に対してパターニングを行い、素子分離膜１２上
の第１の多結晶シリコン膜２２ｘの表面が露出する窓パ
ターンを有するレジストパターンを形成する。その後こ
のレジストパターンをマスクとして用いてドライエッチ
ングを行うことにより、シリコン窒化膜に素子分離膜１
２上の第１の多結晶シリコン膜２２ｘが露出する窓４０
を形成する（図３（Ｂ）および図３（Ｅ））。

【００６４】次に、この窒化膜パターン４２をマスクと
して用いて、窓４０内の第１の多結晶シリコン膜２２ｘ
を酸化して、底部が素子分離膜１２の表面に達する酸化
領域４４を形成する。この酸化は熱酸化により行う（図
３（Ｃ）および図３（Ｆ））。

【００６５】次いで、窒化膜パターン４２および酸化領
域４４を除去する。これにより、第１の多結晶シリコン
膜の残存部分２２ｙの側壁２２ａはテーパ形状となる。
そして、この残存部分２２ｙを第１のゲート電極予備部
とする。

【００６６】次に、第１のゲート電極予備部２２ｙおよ
び露出した素子分離膜１２上にゲート間絶縁膜２４ｘを
形成する。

【００６７】このため、この例では、従来と同様にゲー
ト間絶縁膜２４ｘをＯＮＯ膜とする。そして、このＯＮ
Ｏ膜２４ｘのうち酸化膜を熱酸化により形成し、窒化膜
をＬＰ−ＣＶＤ法により形成する（図４（Ａ）および図
４（Ｄ））。

【００６８】次に、ゲート間絶縁膜２４ｘ上に第２のゲ
ート電極用の第２の多結晶シリコン膜２６ｘを堆積す
る。

【００６９】このため、第２の多結晶シリコン膜２６ｘ
をＬＰ−ＣＶＤ法を用いて堆積する（図４（Ｂ）および
図４（Ｅ））。

【００７０】次に、第２の多結晶シリコン膜２６ｘを選
択的にエッチングすることにより、ゲート積層構造形成
部１６ｘ上およびこのゲート積層構造形成部１６ｘの両
側の素子分離膜１２上の第２の多結晶シリコン膜２６ｘ
の部分を残存させ、かつ拡散領域形成部１８ｘ上および
隣り合う拡散領域形成部１８ｘ間の素子分離膜１２上の
第２の多結晶シリコン膜２６ｘの部分を除去して、第２
のゲート電極２６を形成する。

【００７１】このため、この例では、第２の多結晶シリ
コン膜２６ｘ上にレジストパターン４６を形成する。レ
ジストパターン４６はゲート積層構造形成部１６ｘ上
と、このゲート積層構造形成部１６ｘの両側に位置する
素子分離膜１２上を被覆し、拡散領域形成部１８ｘ上
と、この拡散領域形成部１８ｘの両側（隣り合う拡散領
域形成部間）の素子分離膜１２上を露出するようなパタ
ーンとする。そして、このレジストパターン４６をマス
クとして用いて、ドライエッチングを行うことにより、
第２の多結晶シリコン膜の残存部分２６からなる第２の
ゲート電極が形成される（図４（Ｃ））。一方、このド
ライエッチングにより、拡散領域形成部１８ｘおよびそ
の周辺では、第２の多結晶シリコン膜２６ｘが除去され
る（図４（Ｆ））。

【００７２】次に、第２のゲート電極２６から露出し
た、拡散領域形成部１８ｘのゲート間絶縁膜２４ｘおよ
び第１のゲート電極予備部２２ｙの部分を除去して、第
１のゲート電極２２を形成する。

【００７３】このため、この例では、上記第２の多結晶
シリコン膜２６ｘのエッチングに引き続いて、同じレジ
ストパターン４６を用いて拡散領域形成部１８ｘのゲー
ト間絶縁膜２４ｘをエッチング除去する。そして、この
後、さらにエッチング処理を行うことによって、レジス
トパターン４６から露出する第１のゲート電極予備部２
２ｙの部分を除去する（図５（Ｄ））。これにより、第
１のゲート電極予備部の残存部分２２からなる第１のゲ
ート電極が形成される（図５（Ａ））。

【００７４】次に、半導体基板１０の上側から半導体基
板１０上面の全面に第２導電型の不純物イオンを打ち込
んだ後、拡散させることにより、拡散領域形成部１８ｘ
に第２導電型の拡散層２８を形成する。

【００７５】このため、この例では、レジストパターン
４６を除去した後、基板１０の上側全面に渡って、ｎ型
の不純物イオンとして、例えばＡｓ⁺イオンを、通常の
イオンインプランテーション技術を用いて注入する。そ
の後、熱拡散により、拡散領域形成部１８ｘにｎ型拡散
層２８が形成される（図５（Ｂ）および図５（Ｅ））。

【００７６】その後、従来と同様にして基板１０の上面
の全面に中間絶縁膜３２としてＢＰＳＧ膜を熱ＣＶＤ法
を用いて堆積する。次に、ＢＰＳＧ膜３２上にレジスト
パターンを設ける。このレジストパターンは、拡散領域
形成部１８ｘの拡散層２８の上側の一部の領域に窓を有
するパターンとする。そして、このレジストパターンを
マスクとして用いてドライエッチングを行うことによ
り、ＢＰＳＧ膜３２およびゲート酸化膜２０を貫通し拡
散層２８に達するコンタクトホール３４が形成される
（図５（Ｃ）および図５（Ｆ））。その後、配線用の金
属膜でコンタクトホール３４を埋め込み、かつＢＰＳＧ
膜３２上に金属膜を形成する。その後、この金属膜を所
望の形状にパターニングすることにより配線３６を形成
する（図１（Ａ）および図１（Ｂ））。

【００７７】これにより、図１および図２に示される不
揮発性半導体記憶装置が得られる。

【００７８】この方法によれば、第１ゲート電極予備部
２２ｙの側壁２２ａをテーパ形状に形成することができ
る。このため、この側壁２２ａの表面に堆積されたゲー
ト間絶縁膜２４ｘをドライエッチングで以て除去するの
は、側壁２２ａが垂直である場合に比べてエッチング時
間が短くて済む。したがって、エッチング処理を過剰に
行わないで済むので、素子分離膜１２の膜減りを抑える
ことができる。

【００７９】また、第１のゲート電極２２の側壁２２ａ
がテーパ状に形成されているので、従来の装置（第１ゲ
ート電極の側壁は垂直である。）よりも第１のゲート電
極２２と第２のゲート電極２６とに挟まれた、ゲート間
絶縁膜２４の、両電極２２および２６との接触面積が大
きくなる。よって、装置の縮小化に伴いゲート間絶縁膜
２４が薄膜化しても、ゲート間絶縁膜２４の容量を確保
することができる。したがって、第１のゲート電極２２
への電子注入効率の確保あるいは向上を図ることができ
る。

【００８０】＜第２の実施例＞第２の実施例として、第
１の実施例と同様の構造、すなわち図１および図２に示
される不揮発性半導体記憶装置において、第１のゲート
電極予備部の側壁をテーパ状に形成する方法が第１の実
施例とは異なる例につき説明する。

【００８１】以下、第１の実施例と相違する点につき説
明し、第１の実施例と同様の点についてはその詳細な説
明を省略する。

【００８２】図６は、第２の実施例の説明に供する製造
工程図である。図６（Ａ）〜（Ｃ）は、図１（Ａ）に相
当する部分の工程断面図であり、図６（Ｄ）〜図６
（Ｆ）は、図１（Ｂ）に相当する部分の工程断面図であ
る。

【００８３】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、素子領域を画成する。次に、素子分離膜１
２から露出している基板１０に対して熱酸化を行って、
素子領域にゲート酸化膜２０を形成する。次に、ゲート
酸化膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法
を用いて第１のゲート電極用の第１の多結晶シリコン膜
２２ｘを堆積する（図３（Ａ）および図３（Ｄ）参
照）。

【００８４】次に、この実施例では、第１の多結晶シリ
コン膜２２ｘ上に、素子分離膜１２と実質的に同じ大き
さの窓５０を有するレジストパターン５２を形成する
（図６（Ａ）および図６（Ｄ））。

【００８５】その後、このレジストパターン５２をマス
クとして用いて、窓５０から素子分離膜１２の表面１２
ａが露出するまでウエットエッチングを行う。

【００８６】このため、この例では、エッチャントとし
てＨＮＯ₃とＨＦとの混合液を用いて、素子分離膜１２
上の第１の多結晶シリコン膜２２ｘの部分を等方的にエ
ッチング処理する。これにより、第１の多結晶シリコン
膜の残存部分２２ｙの側壁２２ａはテーパ状となる（図
６（Ｂ）および図６（Ｅ））。

【００８７】その後、レジストパターン５２を除去す
る。

【００８８】ここで、第１の多結晶シリコン膜の残存部
分２２ｙを第１のゲート電極予備部と称する。

【００８９】次に、第１のゲート電極予備部２２ｙおよ
び露出した素子分離膜１２上にゲート間絶縁膜２４ｘを
形成する。

【００９０】このため、この例では、第１の実施例と同
様にして、ゲート間絶縁膜２４ｘとしてＯＮＯ膜を形成
する（図６（Ｃ）および図６（Ｆ））。その後、ＯＮＯ
膜２４ｘ上に第２のゲート電極用の第２の多結晶シリコ
ン膜２６ｘをＬＰ−ＣＶＤ法を用いて堆積する（図４
（Ｂ）および図４（Ｅ）参照。）。その後、第１の実施
例と同様にして、第２の多結晶シリコン膜２６ｘを選択
的にエッチングすることにより、ゲート積層構造形成部
１６ｘ上およびこのゲート積層構造形成部１６ｘの両側
の素子分離膜１２上の第２の多結晶シリコン膜の部分２
６を残存させる。この残存部分２６が第２のゲート電極
となる。また、このエッチングにより、拡散領域形成部
１８ｘ上および隣り合う拡散領域形成部１８ｘ間の素子
分離膜１２上の第２の多結晶シリコン膜２６ｘの部分は
除去される（図４（Ｃ）および図４（Ｅ）参照。）。ま
た、これに引きつづいてエッチング処理を行い、拡散領
域形成部１８ｘのゲート間絶縁膜２４ｘをエッチング除
去する。そして、この後、さらにエッチング処理を行う
ことによって、レジストパターン４６から露出する第１
のゲート電極予備部２２ｙの部分を除去する。これによ
り、第１のゲート電極予備部の残存部分２２からなる第
１のゲート電極が形成される（図５（Ａ）および図５
（Ｄ）参照。）。その後、エッチング処理に用いたレジ
ストパターン４６を除去した後、基板１０の上側の全面
にわたって、ｎ型の不純物イオンであるＡｓ⁺イオンを
注入する。その後、熱拡散を行うことによって、拡散領
域形成部１８ｘにｎ型拡散層２８が形成される（図５
（Ｂ）および図５（Ｅ）参照。）。その後、従来と同様
に、基板１０の上側にＢＰＳＧ膜３２を堆積した後、こ
のＢＰＳＧ膜３２およびゲート酸化膜２０を貫通しｎ型
拡散層２８に達するコンタクトホール３４を形成する
（図５（Ｃ）および図５（Ｆ）参照。）。そして、この
コンタクトホール３４を配線用の金属で埋め込み、かつ
ＢＰＳＧ膜３２上に配線金属膜を設けた後パターニング
して配線３６を形成する（図１（Ａ）および図１（Ｂ）
参照。）。

【００９１】これにより、図１および図２に示される不
揮発性半導体記憶装置が得られる。

【００９２】この方法を用いても、第１ゲート電極予備
部２２ｙの側壁２２ａをテーパ形状に形成することがで
きる。よって、第１の実施例と同様に、この側壁２２ａ
の表面に堆積されたゲート絶縁膜２４ｘを従来よりも容
易に除去することができる。これによりエッチング処理
を過剰に行う必要がないので、素子分離膜１２の膜減り
を抑制することができる。

【００９３】また、第１の実施例と同様に、第２の実施
例の装置においても、第１のゲート電極２２の側壁２２
ａはテーパ状であるので、ゲート間絶縁膜２４と第１お
よび第２のゲート電極２２および２６との接触面積が従
来よりも大きくなる。よって、ゲート間絶縁膜２４の容
量を確保することが出来る。したがって、第１のゲート
電極２２への電子注入効率の確保あるいは向上が図れ
る。

【００９４】＜第３の実施例＞第３の実施例として、図
７および図８を参照して、素子分離膜の膜減りを防ぐこ
とができる不揮発性半導体記憶装置の製造例につき説明
する。

【００９５】図７および図８は、第３の実施例の説明に
供する、製造工程図である。図７（Ａ）〜（Ｄ）および
図８（Ａ）〜（Ｃ）は、装置のゲート積層構造部周辺の
断面を示しており、図７（Ｅ）〜（Ｈ）および図８
（Ｄ）〜（Ｆ）は、拡散領域周辺の断面を示している。

【００９６】以下、上記第１および第２の実施例と相違
する点につき説明し、同様の点についてはその詳細な説
明を省略する。

【００９７】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、素子領域を画成する。次に、素子分離膜１
２から露出している基板１０に対して熱酸化を行って、
素子領域にゲート酸化膜２０を形成する。次に、ゲート
酸化膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法
を用いて第１のゲート電極用の第１の多結晶シリコン膜
２２ｘを堆積する（図３（Ａ）および図３（Ｄ）参
照。）。その後、従来と同様に、第１の多結晶シリコン
膜２２ｘ上に、素子分離膜１２の位置にスリット形状の
窓を有するレジストパターンを形成する。そして、この
レジストパターンをマスクとしてドライエッチングを行
うことにより、第１の多結晶シリコン膜２２ｘは素子分
離膜１２上で分断され、第１の多結晶シリコン膜の残存
部分２２ｓからなる第１のゲート電極予備部が形成され
る。次に、第１のゲート電極予備部２２ｓおよび露出し
た素子分離膜１２上にゲート間絶縁膜２４ｘであるＯＮ
Ｏ膜を形成する。その後、このＯＮＯ膜２４ｘ上に第２
のゲート電極用の第２の多結晶シリコン膜２６ｘをＬＰ
−ＣＶＤ法を用いて堆積する（図７（Ａ）および図７
（Ｅ））。その後、第２の多結晶シリコン膜２６ｘを選
択的にエッチングすることにより、ゲート積層構造形成
部１６ｘ上およびこのゲート積層構造形成部１６ｘの両
側の素子分離膜１２上の第２の多結晶シリコン膜２６ｘ
の部分を残存させる。この残存部分２６が第２のゲート
電極となる（図７（Ｂ））。また、このエッチングによ
り、拡散領域形成部１８ｘ上および隣り合う拡散領域形
成部１８ｘ間の素子分離膜１２上の第２の多結晶シリコ
ン膜２６ｘの部分は除去される（図７（Ｆ））。

【００９８】次に、この実施例においては、第２のゲー
ト電極２６から露出した、拡散領域形成部１８ｘのゲー
ト間絶縁膜２４ｘをウエットエッチングにより除去した
後、このウエットエッチングにより露出した第１のゲー
ト電極予備部２２ｓの部分をドライエッチングにより除
去することによって、第１のゲート電極２３を形成す
る。

【００９９】ゲート間絶縁膜２４ｘはＯＮＯ膜である。
このため、酸化膜であるＳｉＯ₂膜のエッチングには希
ＨＦ液をエッチャントとして用いてエッチング処理を行
い、窒化膜であるＳｉＮ膜のエッチングには熱リン酸液
をエッチャントとして用いてエッチング処理を行う。な
お、このウエットエッチングには、上記第２の多結晶シ
リコン膜２６ｘのエッチングに用いたマスク４６（レジ
ストパターン）をそのままマスクとして用いる。これに
より、レジストパターン４６から露出するゲート間絶縁
膜２４ｘのみを除去することができる。また、ウエット
エッチングは等方的なエッチングであるため、第１のゲ
ート電極予備部２２ｓの側壁に堆積されたゲート間絶縁
膜２４ｘを、従来よりも短時間にかつ容易に除去できる
（図７（Ｃ）および図７（Ｇ）。

【０１００】その後、ドライエッチングによって、上記
レジストパターン４６から露出する拡散領域形成部１８
ｘの第１のゲート電極予備部２２ｓの部分を除去する
（図７（Ｄ）および図７（Ｈ））。このように、拡散領
域形成部１８ｘのゲート間絶縁膜２４ｘをウエットエッ
チングによって除去しているため、隣り合う拡散領域形
成部１８ｘ間の素子分離膜１２に膜減りが生じるのを抑
制することができる。

【０１０１】その後、第１および第２の実施例と同様
に、レジストパターン４６を除去した後、基板１０の上
側の全面にわたって、Ａｓ⁺イオンを注入した後、熱拡
散により拡散領域形成部１８ｘにｎ型拡散層２８を形成
する（図８（Ａ）および図８（Ｄ））。その後、従来と
同様に、中間絶縁膜３２であるＢＰＳＧ膜を基板１０の
上側に厚く堆積した後、このＢＰＳＧ膜３２およびゲー
ト酸化膜２０を貫通し、ｎ型拡散層２８に達するコンタ
クトホール３４を形成する（図８（Ｂ）および図８
（Ｅ））。そして、このコンタクトホール３４を配線用
の金属で埋め込み、かつＢＰＳＧ膜３２上に配線金属膜
を設けた後、この金属膜を所望の形状にパターニングす
ることにより配線３６を形成する（図８（Ｃ）および図
８（Ｆ））。

【０１０２】これにより、第３の実施例の不揮発性半導
体記憶装置が得られる。

【０１０３】この装置においては、隣り合う拡散領域１
８間の素子分離膜１２に膜減りが生じないので、Ａｓ⁺
イオンを注入することにより拡散層２８を形成しても、
素子分離膜１２の下側に不要な拡散層が形成されるおそ
れはない。よって、素子分離を適切に行うことができ
る。

【０１０４】＜第４の実施例＞第４の実施例として、図
９および図１０を参照して、素子分離膜に膜減りが生じ
ても素子間を適切に分離することのできる不揮発性半導
体記憶装置の製造例につき説明する。

【０１０５】図９および図１０は、第４の実施例の説明
に供する、製造工程図である。図９（Ａ）〜（Ｃ）およ
び図１０（Ａ）〜（Ｂ）は、装置のゲート積層構造周辺
の断面を示しており、図９（Ｄ）〜（Ｆ）および図１０
（Ｃ）〜（Ｄ）は、拡散領域周辺の断面を示している。

【０１０６】以下、上記第１〜第３の実施例と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。

【０１０７】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、素子領域を画成する。次に、素子分離膜１
２から露出している基板１０に対して熱酸化を行って、
素子領域にゲート酸化膜２０を形成する。次に、ゲート
酸化膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法
を用いて第１のゲート電極用の第１の多結晶シリコン膜
２２ｘを堆積する（図３（Ａ）および図３（Ｄ）参
照。）。その後、従来と同様に、第１の多結晶シリコン
膜２２ｘ上に、素子分離膜１２の位置にスリット形状の
窓を有するレジストパターンを形成する。そして、この
レジストパターンをマスクとしてドライエッチングを行
うことにより、第１の多結晶シリコン膜２２ｘは素子分
離膜１２上で分断され、第１の多結晶シリコン膜の残存
部分２２ｓからなる第１のゲート電極予備部が形成され
る。次に、第１のゲート電極予備部２２ｓおよび露出し
た素子分離膜１２上にゲート間絶縁膜２４ｘであるＯＮ
Ｏ膜を形成する。その後、このＯＮＯ膜２４ｘ上に第２
のゲート電極用の第２の多結晶シリコン膜２６ｘをＬＰ
−ＣＶＤ法を用いて堆積する。その後、第２の多結晶シ
リコン膜２６ｘを選択的にエッチングすることにより、
ゲート積層構造形成部１６ｘ上およびこのゲート積層構
造形成部１６ｘの両側の素子分離膜１２上の第２の多結
晶シリコン膜２６ｘの部分を残存させる。この残存部分
２６が第２のゲート電極となる。また、このエッチング
により、拡散領域形成部１８ｘ上および隣り合う拡散領
域形成部１８ｘ間の素子分離膜１２上の第２の多結晶シ
リコン膜２６ｘの部分は除去される。

【０１０８】次に、従来と同様にして、第２のゲート電
極２６から露出した、拡散領域形成部１８ｘのゲート間
絶縁膜２４ｘおよびその下の第１のゲート電極予備部２
２ｓの部分をドライエッチングにより除去する。これに
より、第１のゲート電極２３が形成される（図９（Ａ）
および図９（Ｄ））。

【０１０９】このドライエッチング処理により、隣り合
う拡散領域形成部１８ｘ間の素子分離膜１２には膜減り
が生じる。この膜減りが生じている部分を膜減り部分１
２ｘと称する（図９（Ｄ））。

【０１１０】この後、上記ドライエッチングで用いたレ
ジストパターンを除去した後、基板１０の上面全面にわ
たってレジスト膜を堆積した後、ホトリソグラフィ技術
を用いて素子分離膜の膜減り部分１２ｘを被覆するよう
にレジストパターン５４を形成する（図９（Ｂ）および
図９（Ｅ））。

【０１１１】その後、レジストパターン５４の上側から
基板１０の上面に対して、Ａｓ⁺イオンを注入した後、
このレジストパターン５４を除去する。この後、熱拡散
により拡散領域形成部１８ｘにｎ型拡散層２８を形成す
る（図９（Ｃ）および図９（Ｆ）。

【０１１２】その後、従来と同様に、中間絶縁膜３２で
あるＢＰＳＧ膜を基板１０の上側に厚く堆積した後、こ
のＢＰＳＧ膜３２およびゲート酸化膜２０を貫通し、ｎ
型拡散層２８に達するコンタクトホール３４を形成する
（図１０（Ａ）および図１０（Ｃ））。そして、このコ
ンタクトホール３４を配線用の金属で埋め込み、かつＢ
ＰＳＧ膜３２上に配線金属膜を設けた後、この金属膜を
所望の形状にパターニングすることにより配線３６を形
成する（図１０（Ｂ）および図１０（Ｄ））。

【０１１３】これにより、第４の実施例の不揮発性半導
体記憶装置が得られる。

【０１１４】この装置においては、製造工程中に、隣り
合う拡散領域形成部１８ｘ間の素子分離膜１２に膜減り
が生じるが、この膜減り部分１２ｘをレジストパターン
５４で被覆した後に拡散層形成のためのイオン注入を行
うので、膜減り部分１２ｘの下側にイオンが注入される
おそれはない。よって、素子分離を適切に行うことがで
きる。

【０１１５】＜第５の実施例＞第５の実施例として、図
１１および図１２を参照して、素子分離膜に膜減りを生
じさせない不揮発性半導体記憶装置の製造例につき説明
する。

【０１１６】図１１および図１２は、第５の実施例の説
明に供する、製造工程図である。図１１（Ａ）〜（Ｄ）
および図１２（Ａ）〜（Ｄ）は、装置のゲート積層構造
周辺の断面を示しており、図１１（Ｅ）〜（Ｈ）および
図１２（Ｅ）〜（Ｈ）は、拡散領域周辺の断面を示して
いる。

【０１１７】以下、上記第１〜第４の実施例と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。

【０１１８】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、素子領域を画成する。次に、素子分離膜１
２から露出している基板１０に対して熱酸化を行って、
素子領域にゲート酸化膜２０を形成する。次に、ゲート
酸化膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法
を用いて第１のゲート電極用の第１の多結晶シリコン膜
２２ｘを堆積する（図３（Ａ）および図３（Ｄ）参
照。）。その後、従来と同様に、第１の多結晶シリコン
膜２２ｘ上に、素子分離膜１２の位置にスリット形状の
窓を有するレジストパターンを形成する。そして、この
レジストパターンをマスクとしてドライエッチングを行
うことにより、第１の多結晶シリコン膜２２ｘは素子分
離膜１２上で分断され、第１の多結晶シリコン膜の残存
部分２２ｓからなる第１のゲート電極予備部が形成され
る。次に、第１のゲート電極予備部２２ｓおよび露出し
た素子分離膜１２上にゲート間絶縁膜２４ｘであるＯＮ
Ｏ膜を形成する。その後、このＯＮＯ膜２４ｘ上に第２
のゲート電極用の第２の多結晶シリコン膜２６ｘをＬＰ
−ＣＶＤ法を用いて堆積する（図１１（Ａ）および図１
１（Ｅ））。

【０１１９】次に、この実施例においては、第２の多結
晶シリコン膜２６ｘの上にレジストパターン５６を形成
する。このレジストパターン５６は、ゲート積層構造形
成部１６ｘ上と、このゲート積層構造形成部１６ｘの両
側の素子分離膜１２上と、隣り合う拡散領域形成部１８
ｘ間の素子分離膜１２上とを被覆し、拡散領域形成部１
８ｘ上を露出するようなパターンとする（図１１（Ｂ）
および図１１（Ｆ））。

【０１２０】その後、このレジストパターン５６をマス
クとして用いて、ドライエッチングを行って、拡散領域
形成部１８ｘ上の第２の多結晶シリコン膜２６ｘの部分
を除去する。これにより、ゲート積層構造形成部１６ｘ
およびこの両側の素子分離膜１２の上側に第２の多結晶
シリコン膜の部分２６が残存する。これが第２のゲート
電極２６となる（図１１（Ｃ））。また、隣り合う拡散
領域形成部１８ｘ間の素子分離膜１２上にも第２の多結
晶シリコン膜の部分２６ｒが残存する（図１１
（Ｇ））。

【０１２１】続いて、同じレジストパターン５６を用い
て、このレジストパターン５６から露出した拡散領域形
成部１８ｘ上のゲート間絶縁膜２４ｘをドライエッチン
グにより除去する（図１１（Ｄ）および図１１
（Ｈ））。さらに、このドライエッチングにより露出し
た、第１のゲート電極予備部２２ｓの部分をドライエッ
チングにより除去する。これにより、残存する第１のゲ
ート電極予備部の部分２３が第１のゲート電極となる
（図１２（Ａ）および図１２（Ｅ））。

【０１２２】その後、レジストパターン５６を除去する
ことにより、ゲート積層構造形成部１６ｘには、基板１
０上にゲート酸化膜２０、第１のゲート電極２３、ゲー
ト間絶縁膜２４および第２のゲート電極２６をこの順に
具えたゲート積層構造が形成される（図１２（Ｂ））。
また、隣り合う拡散領域形成部１８ｘ間の素子分離膜１
２上には、ゲート間絶縁膜２４ｒおよび第２の多結晶シ
リコン膜２６ｒが残存している（図１２（Ｆ））。

【０１２３】その後、得られた構造体の上側から基板１
０の上面に対して、Ａｓ⁺イオンを注入する。この後、
熱拡散により拡散領域形成部１８ｘにｎ型拡散層２８を
形成する（図１２（Ｂ）および図１２（Ｆ））。

【０１２４】その後、従来と同様に、中間絶縁膜３２で
あるＢＰＳＧ膜を基板１０の上側に厚く堆積した後、こ
のＢＰＳＧ膜３２およびゲート酸化膜２０を貫通し、ｎ
型拡散層２８に達するコンタクトホール３４を形成する
（図１２（Ｃ）および図１２（Ｇ））。そして、このコ
ンタクトホール３４を配線用の金属で埋め込み、かつＢ
ＰＳＧ膜３２上に配線金属膜を設けた後、この金属膜を
所望の形状にパターニングすることにより配線３６を形
成する（図１２（Ｄ）および図１２（Ｈ））。

【０１２５】これにより、第５の実施例の不揮発性半導
体記憶装置が得られる。

【０１２６】この装置を製造するにあたって、隣り合う
拡散領域形成部１８ｘ間の素子分離膜１２上には、装置
の製造工程が終了するまでゲート酸化膜２４ｒおよび第
２の多結晶シリコン膜２６ｒを膜減り防止部２４ｒおよ
び２６ｒとして残存させてある。よって、上記拡散領域
形成部１８ｘのゲート間酸化膜２４ｘを除去するエッチ
ングを行うときに、この膜減り防止部２４ｒおよび２６
ｒがマスクとなって、過剰なエッチングにより素子分離
膜１２に膜減りが生じるのを抑制することができる。ま
た、この膜減り防止部２４ｒおよび２６ｒは、その後の
拡散層形成のためのイオン注入の際のマスクとしても用
いられるので、隣り合う拡散領域形成部１８ｘ間の素子
分離膜１２の下側に不純物イオンが注入されるおそれは
低減する。このため、素子分離を適切に行うことができ
る。

【０１２７】＜第６の実施例＞第６の実施例として、図
１３〜図１５を参照して、素子分離膜に膜減りが生じて
も素子間を適切に分離することのできる、上述した各実
施例とは異なる製造例につき説明する。

【０１２８】図１３〜図１５は、第６の実施例の説明に
供する、製造工程図である。図１３（Ａ）〜（Ｄ）、図
１４（Ａ）〜（Ｄ）および図１５（Ａ）〜（Ｃ）は、装
置のゲート積層構造周辺の断面を示しており、図１３
（Ｅ）〜（Ｈ）、図１４（Ｅ）〜（Ｈ）および図１５
（Ｄ）〜（Ｆ）は、拡散領域周辺の断面を示している。

【０１２９】以下、上記第１〜第５の実施例と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。

【０１３０】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、素子領域を画成する。次に、素子分離膜１
２から露出している基板１０に対して熱酸化を行って、
素子領域にゲート酸化膜２０を形成する（図１３（Ａ）
および図１３（Ｅ））。

【０１３１】次に、この実施例では、ゲート酸化膜２０
および素子分離膜１２上に、レジスト膜を堆積する。そ
して、ホトリソグラフィ技術によって、このレジスト膜
に、隣り合う拡散領域形成部１８ｘ間の素子分離膜１２
上が露出する窓５８を形成する。

【０１３２】次に、この窓５８を有するレジスト膜６０
（レジストパターン）をマスクとして用いて、レジスト
パターン６０の上側から、基板１０と同じ導電型、すな
わちｐ型の不純物イオン６２であるＢ⁺（ボロンイオ
ン）を窓５８内の素子分離膜１２の下側の基板１０に対
して注入する（図１３（Ｂ）および図１３（Ｆ））。

【０１３３】その後、レジストパターン６０を除去す
る。

【０１３４】次に、第１の実施例と同様に、ゲート酸化
膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法を用
いて第１のゲート電極用の第１の多結晶シリコン膜２２
ｘを堆積する（図１３（Ｃ）および図１３（Ｇ））。そ
の後、従来と同様に、第１の多結晶シリコン膜２２ｘ上
に、素子分離膜１２の位置にスリット形状の窓６４を有
するレジストパターン６６を形成する。そして、このレ
ジストパターン６６をマスクとしてドライエッチングを
行うことにより、第１の多結晶シリコン膜２２ｘは素子
分離膜１２上で分断され、第１の多結晶シリコン膜の残
存部分２２ｓからなる第１のゲート電極予備部が形成さ
れる（図１３（Ｄ）および図１３（Ｈ））。

【０１３５】次に、レジストパターン６６を除去した
後、第１のゲート電極予備部２２ｓおよび露出した素子
分離膜１２上にゲート間絶縁膜２４ｘであるＯＮＯ膜を
形成する。その後、このＯＮＯ膜２４ｘ上に第２のゲー
ト電極用の第２の多結晶シリコン膜２６ｘをＬＰ−ＣＶ
Ｄ法を用いて堆積する（図１４（Ａ）および図１４
（Ｅ））。

【０１３６】その後、第２の多結晶シリコン膜２６ｘを
レジストパターン４６を用いて選択的にエッチングする
ことにより、ゲート積層構造形成部１６ｘ上およびこの
ゲート積層構造形成部１６ｘの両側の素子分離膜１２上
の第２の多結晶シリコン膜の部分２６を残存させる。こ
の残存部分２６が第２のゲート電極となる（図１４
（Ｂ））。また、このエッチングにより、拡散領域形成
部１８ｘ上および隣り合う拡散領域形成部１８ｘ間の素
子分離膜１２上の第２の多結晶シリコン膜２６ｘの部分
は除去される（図１４（Ｆ））。

【０１３７】次に、従来と同様にして、第２のゲート電
極２６から露出した、拡散領域形成部１８ｘのゲート間
絶縁膜２４ｘを除去した後（図１４（Ｃ）および図１４
（Ｇ））、その下の第１のゲート電極予備部２２ｓの部
分をドライエッチングにより除去する。これにより、第
１のゲート電極２３が形成される（図１４（Ｄ））。

【０１３８】このドライエッチング処理により、隣り合
う拡散領域形成部１８ｘ間の素子分離膜１２には膜減り
が生じる。この膜減りが生じた箇所を膜減り部分１２ｘ
と称する（図１４（Ｈ））。

【０１３９】その後、基板１０の上側から基板１０の上
面に対して、Ａｓ⁺イオンを注入した後、熱拡散により
拡散領域形成部１８ｘにｎ型拡散層２８を形成する（図
１５（Ａ）および図１５（Ｄ））。

【０１４０】その後、従来と同様に、中間絶縁膜３２で
あるＢＰＳＧ膜を基板１０の上側に厚く堆積した後、こ
のＢＰＳＧ膜３２およびゲート酸化膜２０を貫通し、ｎ
型拡散層２８に達するコンタクトホール３４を形成する
（図１５（Ｂ）および図１５（Ｅ））。そして、このコ
ンタクトホール３４を配線用の金属で埋め込み、かつＢ
ＰＳＧ膜３２上に配線金属膜を設けた後、この金属膜を
所望の形状にパターニングすることにより配線３６を形
成する（図１５（Ｃ）および図１５（Ｆ））。

【０１４１】これにより、第６の実施例の不揮発性半導
体記憶装置が得られる。

【０１４２】この装置においては、製造工程中に、隣り
合う拡散領域形成部１８ｘ間の素子分離膜１２に膜減り
が生じており、拡散層を形成するためのイオン注入を行
うと、この膜減り部分１２ｘから素子分離膜１２の下側
の基板１０にイオンが注入されてしまう。しかしなが
ら、この膜減り部分１２ｘの下側には、予め基板１０と
同じｐ型の不純物イオン６２が導入されているため、拡
散層形成のために注入されたイオンによって導電型が反
転するのを抑制することができる。したがって、素子分
離膜１２の下側に不要な拡散層が形成されるおそれはな
いので、素子間を適切に分離することができる。

【０１４３】＜第７の実施例＞第７の実施例として、図
１６を参照して、上記第６の実施例と同様に、拡散層を
形成するためのイオン注入を行う前に、隣り合う拡散領
域形成部間の素子分離膜の下の基板内に、予め基板と同
じ導電型の不純物イオンを注入しておく例であって、第
６の実施例とは、不純物イオンを注入する工程の順序が
異なる例につき説明する。

【０１４４】図１６は、第７の実施例の説明に供する、
製造工程図である。図１６（Ａ）〜（Ｃ）は、装置のゲ
ート積層構造周辺の断面を示しており、図１６（Ｄ）〜
（Ｆ）は、拡散領域周辺の断面を示している。

【０１４５】以下、上記第１〜第６の実施例と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。

【０１４６】まず、第１の実施例と同様に、ｐ型のシリ
コン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２
を形成して、ゲート積層構造形成部１６ｘおよび拡散領
域形成部１８ｘを有する素子領域を画成する（図１６
（Ａ）および図１６（Ｄ））。

【０１４７】次に、この実施例では、素子分離膜１２上
および素子領域上にレジスト膜を堆積する。そして、ホ
トリソグラフィ技術によって、このレジスト膜に、隣り
合う拡散領域形成部１８ｘ間の素子分離膜１２上が露出
する窓６８を形成する。

【０１４８】次に、この窓６８を有するレジスト膜７０
（レジストパターン）をマスクとして用いて、レジスト
パターン７０の上側から、基板１０と同じ導電型、すな
わちｐ型の不純物イオン６２であるＢ⁺（ボロンイオ
ン）を窓６８内の素子分離膜１２の下側の基板１０に対
して注入する（図１６（Ｂ）および図１６（Ｅ））。

【０１４９】その後、レジストパターン７０を除去す
る。

【０１５０】次に、素子分離膜１２から露出している基
板１０に対して熱酸化を行って、素子領域にゲート酸化
膜２０を形成する（図１６（Ｃ）および図１６
（Ｆ））。

【０１５１】その後の工程は、第６の実施例と同様とす
る（図１３（Ｃ）および（Ｄ）、図１３（Ｇ）および
（Ｈ）、図１４（Ａ）〜（Ｄ）、図１４（Ｅ）〜
（Ｈ）、図１５（Ａ）〜（Ｃ）、図１５（Ｄ）〜（Ｆ）
参照。）。

【０１５２】この例では、第６の実施例と同様に、膜減
りが生じる素子分離膜１２の下の基板１０内に予めｐ型
の不純物イオン６２が注入されているので、拡散層形成
のために後に注入されるｎ型のイオンによって素子分離
膜１２の下の基板１０部分の導電型が反転するおそれは
低減する。これにより、素子間を適切に分離することが
できる。

【０１５３】また、この実施例においては、ゲート酸化
膜２０を形成する前に、素子分離膜１２上および素子分
離膜１２から露出する基板１０上に、イオン注入用のレ
ジストパターン７０を設けている。これにより、レジス
トパターン７０に含まれる有機物によって、ゲート酸化
膜２０が汚染されるのを回避することができる。なお、
この汚染はゲート酸化膜の耐圧が劣化する原因となるの
で好ましくない。

【０１５４】＜第８の実施例＞第８の実施例として、図
１７および図１８を参照して、上記第６および第７の実
施例と同様に、拡散層を形成するためのイオン注入を行
う前に、隣り合う拡散領域形成部間の素子分離膜の下の
基板内に、予め基板と同じ導電型の不純物イオンを注入
しておく例であって、第６および第７の実施例とは、こ
の不純物イオンを注入する工程の順序が異なる例につき
説明する。

【０１５５】図１７および図１８は、第８の実施例の説
明に供する製造工程図である。図１７（Ａ）〜（Ｄ）お
よび図１８（Ａ）〜（Ｄ）は、装置のゲート積層構造周
辺の断面を示しており、図１７（Ｅ）〜（Ｈ）および図
１８（Ｅ）〜（Ｈ）は拡散領域周辺の断面を示してい
る。

【０１５６】以下、上記第１〜第７の実施例と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。

【０１５７】まず、第１の実施例と同様に、ｐ型シリコ
ン基板１０上にＬＯＣＯＳ法を用いて素子分離膜１２を
形成して、素子領域を画成する。次に、素子分離膜１２
から露出している基板１０に対して熱酸化を行って、素
子領域にゲート酸化膜２０を形成する。次に、ゲート酸
化膜２０および素子分離膜１２上に、ＬＰ−ＣＶＤ法を
用いて第１のゲート電極用の第１の多結晶シリコン膜２
２ｘを堆積する（図３（Ａ）および図３（Ｄ）参
照。）。

【０１５８】その後、従来と同様に、第１の多結晶シリ
コン膜２２ｘ上に、素子分離膜１２の位置にスリット形
状の窓７２を有するレジストパターン７４を形成する。
そして、このレジストパターン７４をマスクとしてドラ
イエッチングを行うことにより、第１の多結晶シリコン
膜２２ｘは素子分離膜１２上で分断され、第１の多結晶
シリコン膜の残存部分２２ｓからなる第１のゲート電極
予備部が形成される（図１７（Ａ）および図１７
（Ｅ））。

【０１５９】次に、この実施例においては、上記レジス
トパターン７４をそのまま使用して、このレジストパタ
ーン７４の上側から基板１０と同じ導電型、すなわちｐ
型の不純物イオン６２であるＢ⁺（ボロンイオン）を窓
７２内の素子分離膜１２の下側の基板１０に対して注入
する（図１７（Ｂ）および図１７（Ｆ））。

【０１６０】その後、レジストパターン７４を除去す
る。

【０１６１】その後、第１のゲート電極予備部２２ｓお
よび露出した素子分離膜１２上にゲート間絶縁膜２４ｘ
であるＯＮＯ膜を形成する。その後、このＯＮＯ膜２４
ｘ上に第２のゲート電極用の第２の多結晶シリコン膜２
６ｘをＬＰ−ＣＶＤ法を用いて堆積する（図１７（Ｃ）
および図１７（Ｇ））。

【０１６２】その後、第２の多結晶シリコン膜２６ｘ
を、レジストパターン４６を用いて選択的にエッチング
することにより、ゲート積層構造形成部１６ｘ上および
このゲート積層構造形成部１６ｘの両側の素子分離膜１
２上の第２の多結晶シリコン膜の部分２６を残存させ
る。この残存部分２６が第２のゲート電極となる（図１
７（Ｄ））。また、このエッチングにより、拡散領域形
成部１８ｘ上および隣り合う拡散領域形成部１８ｘ間の
素子分離膜１２上の第２の多結晶シリコン膜２６ｘの部
分は除去される（図１７（Ｈ））。

【０１６３】次に、上記レジストパターン４６をそのま
ま用いて、第２のゲート電極２６から露出した、拡散領
域形成部１８ｘのゲート間絶縁膜２４ｘおよびその下の
第１のゲート電極予備部２２ｓの部分をドライエッチン
グにより除去する。これにより、第１のゲート電極２３
が形成される（図１８（Ａ））。

【０１６４】このドライエッチング処理により、隣り合
う拡散領域形成部１８ｘ間の素子分離膜１２には膜減り
が生じる。膜減りが生じた部分を膜減り部分１２ｘとす
る（図１８（Ｅ））。

【０１６５】その後、基板１０の上側から基板１０の上
面に対して、Ａｓ⁺イオンを注入した後、熱拡散により
拡散領域形成部１８ｘにｎ型拡散層２８を形成する（図
１８（Ｂ）および図１８（Ｆ））。

【０１６６】その後、従来と同様に、中間絶縁膜３２で
あるＢＰＳＧ膜を基板１０の上側に厚く堆積した後、こ
のＢＰＳＧ膜３２およびゲート酸化膜２０を貫通し、ｎ
型拡散層２８に達するコンタクトホール３４を形成する
（図１８（Ｃ）および図１８（Ｇ））。そして、このコ
ンタクトホール３４を配線用の金属で埋め込み、かつＢ
ＰＳＧ膜３２上に配線金属膜を設けた後、この金属膜を
所望の形状にパターニングすることにより配線３６を形
成する（図１８（Ｄ）および図１８（Ｈ））。

【０１６７】これにより、第８の実施例の不揮発性半導
体記憶装置が得られる。

【０１６８】この例では、第６および第７の実施例と同
様に、膜減りが生じる素子分離膜１２の下の基板１０内
に予めｐ型の不純物イオンが注入されているので、拡散
層形成のために後に注入されるｎ型のイオンによって素
子分離膜１２の下の基板１０の部分の導電型が反転する
おそれは低減する。これにより、素子間を適切に分離す
ることができる。

【０１６９】また、この実施例においては、第１の多結
晶シリコン膜２２ｘをエッチングして第１のゲート電極
予備部２２ｓを形成するときに用いられるレジストパタ
ーン７４を、基板１０内に予め基板１０と同じ導電型の
不純物イオン６２を導入する際のマスクとして使用する
ことができる。このため、この装置を製造するにあた
り、レジスト膜を設けた後パターニングするという工程
を１つ減らすことができる。

【０１７０】

【発明の効果】上述した説明から明らかなように、この
発明の不揮発性半導体装置の製造方法によれば、第１導
電型の半導体基板の主表面に選択的に素子分離膜を形成
してゲート積層構造形成部および拡散領域形成部を有す
る素子領域を画成する工程と、素子領域上にゲート酸化
膜を形成する工程と、ゲート酸化膜および素子分離膜上
に第１のゲート電極用の第１の多結晶シリコン膜を形成
する工程と、第１の多結晶シリコン膜が素子分離膜上で
分断され、この分断部分がテーパ状となるように、第１
の多結晶シリコン膜に対してパターニングを行うことに
より、テーパ状の側壁を有する第１のゲート電極予備部
を形成する工程と、第１のゲート電極予備部および露出
した素子分離膜上にゲート間絶縁膜を形成する工程と、
ゲート間絶縁膜上に第２のゲート電極用の第２の多結晶
シリコン膜を堆積する工程と、第２の多結晶シリコン膜
を選択的にエッチングすることにより、ゲート積層構造
部上およびゲート積層構造形成部の両側の素子分離膜上
の第２の多結晶シリコン膜の部分を残存させ、かつ拡散
領域形成部上および隣り合う拡散領域形成部間の素子分
離膜上の第２の多結晶シリコン膜の部分を除去して、第
２のゲート電極を形成する工程と、第２のゲート電極か
ら露出した、拡散領域形成部のゲート間絶縁膜および第
１のゲート電極予備部の部分を除去して、第１のゲート
電極を形成する工程と、半導体基板の上側から半導体基
板上面の全面に第２導電型の不純物イオンを打ち込んだ
後、拡散させることにより、拡散領域形成部に第２導電
型の拡散層を形成する工程とを含んでいる。これによ
り、上記第２のゲート電極から露出したゲート間絶縁膜
を除去する工程において、詳細には、拡散領域形成部内
の、テーパ状の側壁を有する第１のゲート電極予備部
上、この側壁表面および第１のゲート電極予備部から露
出する素子分離膜上のゲート間絶縁膜が除去される。こ
の発明の製造方法においては、第１のゲート電極予備部
の側壁がテーパ状に形成されているので、素子分離膜の
表面に対してほぼ垂直に形成された側壁表面に形成され
た膜を除去するよりも、容易にかつ短時間に側壁表面の
膜を除去することが可能である。したがって、このゲー
ト間絶縁膜の除去をドライエッチング技術を用いて行っ
ても、従来のように過剰なエッチングを行う必要はなく
なる。このため、過剰なエッチングにより第１のゲート
電極予備部から露出する素子分離膜がエッチングされて
凹状に膜減りするのを抑制することができる。したがっ
て、この後に行われる拡散領域形成部に第２導電型の拡
散層を形成する工程では、基板の上側から第２導電型の
不純物イオンを打ち込んでも、素子分離膜の下にイオン
が注入されるおそれはなくなり、素子分離を適切に行う
ことができる。

【図面の簡単な説明】

【図１】（Ａ）および（Ｂ）は、第１の実施例の不揮発
性半導体記憶装置の構成を概略的に示す構成図であり、
異なる断面の切り口でそれぞれ示してある。

【図２】図１の装置を上から見た平面図である。

【図３】第１の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｃ）は、図１（Ａ）に示される断面部分
の製造工程図であり、（Ｄ）〜（Ｆ）は、図１（Ｂ）に
示される断面部分の製造工程図である。

【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続く製造工程
図であり、（Ｄ）〜（Ｆ）は、図３（Ｆ）に続く製造工
程図である。

【図５】（Ａ）〜（Ｃ）は、図４（Ｃ）に続く製造工程
図であり、（Ｄ）〜（Ｆ）は、図４（Ｆ）に続く製造工
程図である。

【図６】第２の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｃ）は、図１（Ａ）に示される断面部分
の製造工程図であり、（Ｄ）〜（Ｆ）は、図１（Ｂ）に
示される断面部分の製造工程図である。

【図７】第３の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｄ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｅ）〜（Ｈ）は、拡散領域周
辺の断面部分の製造工程図である。

【図８】（Ａ）〜（Ｃ）は、図７（Ｄ）に続く製造工程
図であり、（Ｄ）〜（Ｆ）は、図７（Ｈ）に続く製造工
程図である。

【図９】第４の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｃ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｄ）〜（Ｆ）は、拡散領域周
辺の断面部分の製造工程図である。

【図１０】（Ａ）および（Ｂ）は、図９（Ｃ）に続く製
造工程図であり、（Ｃ）および（Ｄ）は、図９（Ｆ）に
続く製造工程図である。

【図１１】第５の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｄ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｅ）〜（Ｈ）は、拡散領域周
辺の断面部分の製造工程図である。

【図１２】（Ａ）〜（Ｄ）は、図１１（Ｄ）に続く製造
工程図であり、（Ｅ）〜（Ｈ）は、図１１（Ｈ）に続く
製造工程図である。

【図１３】第６の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｄ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｅ）〜（Ｈ）は、拡散領域周
辺の断面部分の製造工程図である。

【図１４】（Ａ）〜（Ｄ）は、図１３（Ｄ）に続く製造
工程図であり、（Ｅ）〜（Ｈ）は、図１３（Ｈ）に続く
製造工程図である。

【図１５】（Ａ）〜（Ｃ）は、図１４（Ｄ）に続く製造
工程図であり、（Ｄ）〜（Ｆ）は、図１４（Ｈ）に続く
製造工程図である。

【図１６】第７の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｃ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｄ）〜（Ｆ）は、拡散領域周
辺の断面部分の製造工程図である。

【図１７】第８の実施例の説明に供する製造工程図であ
り、（Ａ）〜（Ｄ）は、ゲート積層構造部周辺の断面部
分の製造工程図であり、（Ｅ）〜（Ｈ）は、拡散領域周
辺の断面部分の製造工程図である。

【図１８】（Ａ）〜（Ｄ）は、図１７（Ｄ）に続く製造
工程図であり、（Ｅ）〜（Ｈ）は、図１７（Ｈ）に続く
製造工程図である。

【図１９】従来の不揮発性半導体記憶装置の要部構成図
であり、上から見た平面図である。

【図２０】（Ａ）は、図１９のI−I線に沿って切った断
面図であり、（Ｂ）は、図１９のII−II線に沿って切っ
た断面図である。

【図２１】従来の装置の製造工程図であり、（Ａ）〜
（Ｅ）は、図２０（Ａ）に示す断面部分の工程図であ
り、（Ｆ）〜（Ｊ）は、図２０（Ｂ）に示す断面部分の
工程図である。

【図２２】（Ａ）〜（Ｄ）は、図２１（Ｅ）に続く製造
工程図であり、（Ｅ）〜（Ｈ）は、図２１（Ｊ）に続く
製造工程図である。

【図２３】（Ａ）〜（Ｄ）は、図２２（Ｄ）に続く製造
工程図であり、（Ｅ）〜（Ｈ）は、図２２（Ｈ）に続く
製造工程図である。

【符号の説明】

１０，１００：半導体基板（基板，ｐ型シリコン基板） １２，１０２：素子分離膜 １２ａ：表面 １２ｘ：膜減り部分 １４，１０４：素子領域 １６，２００：ゲート積層構造部 １６ｘ，２００ｘ：ゲート積層構造形成部 １８，３００：拡散領域 １８ｘ，３００ｘ：拡散領域形成部 ２０，１０６：ゲート酸化膜（酸化膜） ２２，２３，１０８：第１のゲート電極（残存する第１
のゲート電極予備部の部分） ２２ａ：側壁 ２２ｘ，１０８ｘ：第１の多結晶シリコン膜 ２２ｙ，２２ｓ，１０８ｙ：第１のゲート電極予備部
（残存部分） ２４，２４ｘ，１１０：ゲート間絶縁膜（ＯＮＯ膜） ２４ｒ：残存するゲート間絶縁膜の部分（膜減り防止
部） ２６，１１２：第２のゲート電極（残存部分） ２６ｒ：残存する第２の多結晶シリコン膜の部分（膜減
り防止部） ２６ｘ：第２の多結晶シリコン膜 ２８，１１８：拡散層（ｎ型の拡散層） ３２，１１４：中間絶縁膜（ＢＰＳＧ膜） ３４，１２０：コンタクトホール ３６，１１６：配線 ４０，５０，５８，６４，６８，７２，１２２：窓 ４２：窒化膜パターン ４４：酸化領域 ４６，５２，５４，５６，６０，６６，７０，７４，１
２４，１２６：レジストパターン ６２：ｐ型の不純物イオン（ボロンイオン） １２８：不要な拡散層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA23 AA25 AA30 AA43 AA63 AB02 AB03 AD12 AD62 AD63 5F032 AA13 AC01 BA03 CA17 DA53 5F083 EP03 EP23 EP55 EP56 ER22 GA22 JA04 JA56 NA02 NA04 PR05 PR12 5F101 BA05 BA07 BA12 BA29 BA36 BB02 BB04 BD02 BD37 BD38

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、該半導体基板の主表面に
   選択的に形成された素子分離膜と、該素子分離膜により
   画成された素子領域内に形成されたゲート積層構造部
   と、前記素子領域内の前記ゲート積層構造部とは別の領
   域に形成された拡散領域とを具え、前記ゲート積層構造
   部は、前記半導体基板の表面に形成されたゲート酸化膜
   と、該ゲート酸化膜上に形成された第１のゲート電極
   と、該第１のゲート電極を覆うように形成されたゲート
   間絶縁膜と、該ゲート間絶縁膜上に形成された第２のゲ
   ート電極とを有し、前記拡散領域は、前記半導体基板の
   主表面内に形成された拡散層と、該拡散層の上に形成さ
   れた酸化膜とを有している不揮発性半導体記憶装置にお
   いて、 前記第１のゲート電極の側壁がテーパ形状であることを
   特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成してゲート積層構造形成部および
   拡散領域形成部を有する素子領域を画成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜が前記素子分離膜上で分断
   され、当該分断部分がテーパ状となるように、該第１多
   結晶シリコン膜に対してパターニングを行うことによ
   り、テーパ状の側壁を有する第１のゲート電極予備部を
   形成する工程と、前記第１のゲート電極予備部および露
   出した前記素子分離膜上にゲート間絶縁膜を形成する工
   程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該第２の多結晶シリコン膜を選択的にエッチングするこ
   とにより、前記ゲート積層構造部上および当該ゲート積
   層構造形成部の両側の素子分離膜上の前記第２の多結晶
   シリコン膜の部分を残存させ、かつ拡散領域形成部上お
   よび隣り合う拡散領域形成部間の素子分離膜上の前記第
   ２の多結晶シリコン膜の部分を除去して、第２のゲート
   電極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
   の前記ゲート間絶縁膜および第１のゲート電極予備部の
   部分を除去して、第１のゲート電極を形成する工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程とを含むことを特徴とする不揮発性半導体
   記憶装置の製造方法。
3. 【請求項３】 請求項２に記載の不揮発性半導体記憶装
   置の製造方法において、 前記第１のゲート電極予備部を形成する工程は、 前記第１の多結晶シリコン膜上に、前記素子分離膜上の
   第１の多結晶シリコン膜の部分が露出する窓が形成され
   た窒化膜パターンを設ける工程と、 該窒化膜パターンをマスクとして用いて、前記窓内の第
   １の多結晶シリコン膜を酸化して、底部が前記素子分離
   膜の表面に達する酸化領域を形成する工程と、 前記窒化膜パターンおよび前記酸化領域を除去して、前
   記第１の多結晶シリコン膜の残存部分からなる側壁がテ
   ーパ状の、前記第１のゲート電極予備部を形成する工程
   とを含んでいることを特徴とする不揮発性半導体記憶装
   置の製造方法。
4. 【請求項４】 請求項２に記載の不揮発性半導体記憶装
   置の製造方法において、 前記第１のゲート電極予備部を形成する工程は、 前記第１の多結晶シリコン膜上に、前記素子分離膜と実
   質的に同じ幅である窓を有するレジストパターンを形成
   する工程と、 前記レジストパターンをマスクとして用いて、前記窓か
   ら前記素子分離膜の表面が露出するまでウエットエッチ
   ングを行う工程と、 前記レジストパターンを除去する工程とを含んでいるこ
   とを特徴とする不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成してゲート積層構造形成部および
   拡散領域形成部を有する素子領域を画成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
   断されるようにパターニングすることにより、第１のゲ
   ート電極予備部を形成する工程と、 前記第１のゲート電極予備部および露出した前記素子分
   離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該第２の多結晶シリコン膜を選択的にエッチングするこ
   とにより、前記ゲート積層構造部上および当該ゲート積
   層構造形成部の両側の素子分離膜上の前記第２の多結晶
   シリコン膜の部分を残存させ、かつ前記拡散領域形成部
   上および隣り合う拡散領域形成部間の素子分離膜上の前
   記第２の多結晶シリコン膜の部分を除去して、第２のゲ
   ート電極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
   の前記ゲート間絶縁膜をウェットエッチングにより除去
   した後、該ウェットエッチングにより露出した前記第１
   のゲート電極予備部の部分をドライエッチングにより除
   去することによって第１のゲート電極を形成する工程
   と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程とを含むことを特徴とする不揮発性半導体
   記憶装置の製造方法。
6. 【請求項６】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成してゲート積層構造形成部および
   拡散領域形成部を有する素子領域を画成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
   断されるようにパターニングすることにより、第１のゲ
   ート電極予備部を形成する工程と、 前記第１のゲート電極予備部および露出した前記素子分
   離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を選択的にエッチングすることによ
   り、前記ゲート積層構造部上および当該ゲート積層構造
   形成部の両側の素子分離膜上の前記第２の多結晶シリコ
   ン膜の部分を残存させ、かつ前記拡散領域形成部上およ
   び隣り合う拡散領域形成部間の素子分離膜上の前記第２
   の多結晶シリコン膜の部分を除去して、第２のゲート電
   極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
   の前記ゲート間絶縁膜およびその下の第１のゲート電極
   予備部の部分をドライエッチングにより除去して、第１
   のゲート電極を形成する工程と、 当該第１のゲート電極を形成する工程により膜減りが生
   じた素子分離膜の膜減り部分にレジストマスクを設ける
   工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程と、 前記レジストマスクを除去する工程とを含むことを特徴
   とする不揮発性半導体記憶装置の製造方法。
7. 【請求項７】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成してゲート積層構造形成部および
   拡散領域形成部を有する素子領域を画成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
   断されるようにパターニングすることにより、第１のゲ
   ート電極予備部を形成する工程と、 前記第１のゲート電極予備部および露出した前記素子分
   離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を選択的にエッチングすることによ
   り、前記素子分離膜上の前記第２の多結晶シリコン膜の
   部分および前記ゲート積層構造形成部上の前記第２の多
   結晶シリコン膜の部分を残存させ、かつ前記拡散領域形
   成部上の前記第２の多結晶シリコン膜の部分を除去し
   て、第２のゲート電極を形成し、これと同時に隣り合う
   前記拡散領域形成部間の素子分離膜上に膜減り防止部を
   形成する工程と、 該第２のゲート電極および膜減り防止部から露出した、
   前記拡散領域形成部の前記ゲート間絶縁膜およびその下
   の第１のゲート電極予備部の部分をドライエッチングに
   より除去して、第１のゲート電極を形成する工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程と、を含むことを特徴とする不揮発性半導
   体記憶装置の製造方法。
8. 【請求項８】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成して、ゲート積層構造形成部およ
   び拡散領域形成部を有する素子領域を画成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 隣り合う前記拡散領域形成部間の素子分離膜の下の前記
   半導体基板内に、選択的に第１導電型の不純物を注入す
   る工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
   断されるようにパターニングすることにより、第１のゲ
   ート電極予備部を形成する工程と、 前記第１のゲート電極予備部および露出した前記素子分
   離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を選択的にエッチングすることによ
   り、前記ゲート積層構造形成部上および当該ゲート積層
   構造形成部の両側の素子分離膜上の前記第２の多結晶シ
   リコン膜の部分を残存させ、かつ拡散領域形成部上およ
   び隣り合う前記拡散領域形成部間の素子分離膜上の前記
   第２の多結晶シリコン膜の部分を除去して、第２のゲー
   ト電極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
   の前記ゲート間絶縁膜およびその下の第１のゲート電極
   予備部の部分をドライエッチングにより除去して、第１
   のゲート電極を形成する工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程と、を含むことを特徴とする不揮発性半導
   体記憶装置の製造方法。
9. 【請求項９】 第１導電型の半導体基板の主表面に選択
   的に素子分離膜を形成して、ゲート積層構造形成部およ
   び拡散領域形成部を有する素子領域を画成する工程と、 前記拡散領域形成部の両側の前記素子分離膜の下の前記
   半導体基板の部分に選択的に第１導電型の不純物を注入
   する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
   ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
   断されるようにパターニングすることにより、第１のゲ
   ート電極予備部を形成する工程と、 前記第１のゲート電極予備部および露出した前記素子分
   離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
   結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を選択的にエッチングすることによ
   り、前記ゲート積層構造形成部上および当該ゲート積層
   構造形成部の両側の素子分離膜上の前記第２の多結晶シ
   リコン膜の部分を残存させ、かつ拡散領域形成部上およ
   び隣り合う前記拡散領域形成部間の素子分離膜上の前記
   第２の多結晶シリコン膜の部分を除去して、第２のゲー
   ト電極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
   の前記ゲート間絶縁膜およびその下の第１のゲート電極
   予備部の部分をドライエッチングにより除去して、第１
   のゲート電極を形成する工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
   ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
   とにより、前記拡散領域形成部に第２導電型の拡散層を
   形成する工程と、を含むことを特徴とする不揮発性半導
   体記憶装置の製造方法。
10. 【請求項１０】 第１導電型の半導体基板の主表面に選
    択的に素子分離膜を形成して、ゲート積層構造形成部お
    よび拡散領域形成部を有する素子領域を画成する工程
    と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜および前記素子分離膜上に第１のゲー
    ト電極用の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を、前記素子分離膜上で分
    断されるようにパターニングすることにより、第１のゲ
    ート電極予備部を形成する工程と、 該第１のゲート電極予備部から露出する素子分離膜の下
    の半導体基板に第１導電型の不純物イオンを注入する工
    程と、 前記第１のゲート電極予備部および露出した前記素子分
    離膜上にゲート間絶縁膜を形成する工程と、 前記ゲート間絶縁膜上に第２のゲート電極用の第２の多
    結晶シリコン膜を堆積する工程と、 該多結晶シリコン膜を選択的にエッチングすることによ
    り、前記ゲート積層構造形成部上および当該ゲート積層
    構造形成部の両側の素子分離膜上の前記第２の多結晶シ
    リコン膜の部分を残存させ、かつ拡散領域形成部上およ
    び隣り合う前記拡散領域形成部間の素子分離膜上の前記
    第２の多結晶シリコン膜の部分を除去して、第２のゲー
    ト電極を形成する工程と、 該第２のゲート電極から露出した、前記拡散領域形成部
    の前記ゲート間絶縁膜およびその下の第１のゲート電極
    予備部の部分をドライエッチングにより除去して、第１
    のゲート電極を形成する工程と、 前記半導体基板の上側から該半導体基板上面の全面に第
    ２導電型の不純物イオンを打ち込んだ後、拡散させるこ
    とにより、前記拡散領域形成部に第２導電型の拡散層を
    形成する工程と、を含むことを特徴とする不揮発性半導
    体記憶装置の製造方法。