KR940012609A - 디램셀의 저장전극 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 디램셀의 저장전극 제조방법에 관한 것으로, 에스펙트 비가 높은 콘택홀에서 저장전극을 형성할 때 고농도 불순물을 주입하는데 저장전극에 포함된 불순물이 후처리의 열공정에서 하부의 드레인 확산 영역에 확산되어 MOSFET의 채널길이가 줄어드는 등의 문제를 해결하기 위해 저장전극을 언도프된 다결정 실리콘층을 1차로 증착한후, 도프된 다결정 실리콘층을 2차로 증착하여 후공정에서 불순물이 골고루 저장전극에 확산되게하고 드레인 확산영역에는 확산되지 않도록 하는 공정기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의해 저장전극을 형성한 단면도.
Claims (3)
- MOSFET의 드레인에 적층형 캐패시터가 접속된 디램셀 제조방법에 있어서, MOSFT와 그 상부에 층간절연층, 내부절연막을 적층하고, MOSFET의 드레인이 노출되는 콘택홀을 공지의 기술로 형성하는 공정과, 1차로 불순물이 언도프된(undoped) 다결정 실리콘층을 소정두께 형성하는 공정과, 2차로 불순물이 도프된 다결정 실리콘층을 소정두께 형성하고 패턴공정으로 상기의 도프된 다결정 실리콘층과 언도프된 다결정 실리콘층의 불필요한 부분을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 디램셀의 저장전극 제조방법.
- 제1항에 있어서, 상기 언도프된 다결정 실리콘층은 예정된 저장전극 두께의 40-50% 정도의 두께로 형성하는 것을 특징으로 하는 디램셀의 저장전극 제조방법.
- 제1항에 있어서, 상기 도프된 다결정 실리콘층은 Si2H6와 PH3/N2소오스 개스를 주입하거나 SIH4와 PH3/SiH4소오스 개스를 주입하여 인-시투 공정으로 증착하는 것을 특징으로 하는 디램셀의 저장전극 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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