KR940001279A - 반도체의 금속배선 형성방법 - Google Patents

반도체의 금속배선 형성방법 Download PDF

Info

Publication number
KR940001279A
KR940001279A KR1019920010884A KR920010884A KR940001279A KR 940001279 A KR940001279 A KR 940001279A KR 1019920010884 A KR1019920010884 A KR 1019920010884A KR 920010884 A KR920010884 A KR 920010884A KR 940001279 A KR940001279 A KR 940001279A
Authority
KR
South Korea
Prior art keywords
forming
polysilicon
tungsten
depositing
etching
Prior art date
Application number
KR1019920010884A
Other languages
English (en)
Other versions
KR950007959B1 (ko
Inventor
전영권
Original Assignee
문정환
금성일렉트론주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론주식회사 filed Critical 문정환
Priority to KR1019920010884A priority Critical patent/KR950007959B1/ko
Publication of KR940001279A publication Critical patent/KR940001279A/ko
Application granted granted Critical
Publication of KR950007959B1 publication Critical patent/KR950007959B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Abstract

본 발명은 미세한 콘택홀에 텅스텐플러그를 형성하고 P콘택저항을 감소되도록 하여 고집적화에 적당하도록 한 반도체의 금속배선 형성방법에 관한 것으로서, 반도체의 ㄱ므속배선 형성방법에 있어서, 실리콘기판에 소스/드레인 영역의 P+확산층을 형성한 다음 실리콘기판 위에 절연막을 데포지션한 후 사진식각공정으로 배선이 형성될 부분에 콘택홀을 형성하는 단계와, 상기 콘택홀을 형성한 후 제1폴리실리콘층을 형성하는 단계와, 텅스텐을 화학기상증착법에 의하여 증착하는 단계와, 상기 단계 후 제2폴리실리콘을 증착하는 단계와, 상기 제2폴리실리콘층을 에치백하여 평탄화하는 단계와, 상기 제2폴리실리콘과 텅스텐을 동시에 에치백하여 플러그를 형성하는 단계를 포함함으로써 실리콘기판에서 결핍이 일어나지 않게 되어 P+콘택저항이 감소할 뿐만 아니라 텅스텐 키홀을 제거하고, 폴리실리콘에 의하여 대체할수 있는 것이다.

Description

반도체의 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체의 금속배선 형성공정도.
제3도는 본 발명에 따른 다른 실시예의 금속배선 형성공정도.

Claims (5)

  1. 반도체의 금속배선 형성방법에 있어서, 실리콘기판에 소스/드레인영역의 P+확산층을 형성한 다음 실리콘기판위에 절연막을 데포지션한 후 사진식각공정으로 배선이 형성될 부분에 콘택홀을 형성하는 단계와, 상기 콘택홀을 형성한 후 제1폴리실리콘층을 형성하는 단계와, 텅스텐을 화학기상증착법에 의하여 증착하는 단계와, 상기 단계 후 제2폴리실리콘을 증착하는 단계와, 상기 제2폴리실리콘층을 에치백하여 평탄화하는 단계와, 상기 제2폴리실리콘과 텅스텐을 동시에 에치백하여 플러그를 형성하는 단계를 포함하는 반도체의 금속배선 형성방법.
  2. 제1항에 있어서, 제2폴리실리콘과 텅스텐을 에치백하는 단계는, 콘택절연막 위에 제1폴리실리콘막을 잔류시키지 않고 플러그를 형성한 것을 특징으로 하는 반도체의 금속배선 형성방법.
  3. 제1항에 있어서, 제2폴리실리콘과 텅스텐을 에치백하는 단계는, 콘택절연막 위에 제1폴리실리콘막을 잔류시키는 채 플러그를 형성한 것을 특징으로 하는 반도체의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 제2폴리실리콘을 에치백하여 평탄화하는 단계는, O2와 CF4가스를 포함하는 에칭가스를 이용한 것을 특징으로 하는 반도체의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 제2폴리실리콘과 텅스텐을 에치백하는 단계는, CF4와 SF6의 혼합가스를 포함하는 에칭가스를 사용한 것을 특징으로 하는 반도체의 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920010884A 1992-06-23 1992-06-23 반도체의 금속배선 형성방법 KR950007959B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920010884A KR950007959B1 (ko) 1992-06-23 1992-06-23 반도체의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920010884A KR950007959B1 (ko) 1992-06-23 1992-06-23 반도체의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR940001279A true KR940001279A (ko) 1994-01-11
KR950007959B1 KR950007959B1 (ko) 1995-07-21

Family

ID=19335078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920010884A KR950007959B1 (ko) 1992-06-23 1992-06-23 반도체의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR950007959B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351456B1 (ko) * 1999-12-31 2002-09-09 주식회사 하이닉스반도체 에스램（ｓｒａｍ）소자의 제조방법
KR100423065B1 (ko) * 1996-12-28 2004-06-10 주식회사 하이닉스반도체 반도체소자의키-홀발생방지방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423065B1 (ko) * 1996-12-28 2004-06-10 주식회사 하이닉스반도체 반도체소자의키-홀발생방지방법
KR100351456B1 (ko) * 1999-12-31 2002-09-09 주식회사 하이닉스반도체 에스램（ｓｒａｍ）소자의 제조방법

Also Published As

Publication number Publication date
KR950007959B1 (ko) 1995-07-21

Similar Documents

Publication Publication Date Title
KR940001279A (ko) 반도체의 금속배선 형성방법
KR940008049A (ko) 집적 회로 제조 방법
KR980005667A (ko) 반도체 소자의 폴리사이드층 형성 방법
KR910010625A (ko) 반도체 장치의 제조방법
KR950025868A (ko) 반도체 소자의 비트라인 형성방법
KR960042957A (ko) 반도체 소자의 확산방지층 형성방법
KR980005677A (ko) 반도체 소자의 실리사이드 형성방법
KR950021107A (ko) 콘택홀 형성방법
KR960039285A (ko) 반도체 소자 제조방법
KR950004584A (ko) 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법
KR950004548A (ko) 반도체소자 제조방법
KR940016505A (ko) 반도체 소자의 콘택 형성 방법
KR970053584A (ko) 반도체 소자의 비아홀 매립 금속배선 형성방법
KR970053822A (ko) 반도체소자의 커패시터 제조방법
KR970052893A (ko) 반도체 소자의 텅스텐 실리사이드층 형성 방법
KR970052941A (ko) 반도체 소자의 금속배선방법
KR960039282A (ko) 반도체 소자의 배선 제조방법
KR970052480A (ko) 폴리사이드 구조의 게이트 형성방법
KR960043179A (ko) 반도체 소자의 폴리실리콘 형성방법
KR970052785A (ko) 반도체 소자 제조방법
KR970052199A (ko) 반도체소자의 도전배선 형성방법
KR960039214A (ko) 모스 트랜지스터 제조 방법
KR970052537A (ko) 반도체장치의 제조방법
KR910005441A (ko) 실리사이드를 사용한 매설 접촉 형성방법
KR970052389A (ko) 반도체 장치의 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090624

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee