KR960043179A - 반도체 소자의 폴리실리콘 형성방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 폴리실리콘 형성방법에 관한 것으로서, 특히 폴리실리콘과 텅스텐 실리사이드 구조로 이루어진 비트라인 및 캐패시터에서 고온 조건하에서 단시간 수소를 이용한 프리베이킹 공정을 실시함으로써 콘택 저항을 감소시키는 반도체 소자의 폴리실리콘 형성방법에 관한 것으로서, 실리콘 기판에 게이트전극과 소오스, 드레인 영역을 형성하고 전체 구조 상부에 절연막을 형성한 후, 콘택 홀을 형성하여 상기 드레인 영역을 노출시킨 다음, 전체 구조 상부에 폴리실리콘 및 금속 실리사이드를 순차적으로 증착하여 비트라인을 형성하고, 전체 구조 상부에 절연막을 증착한 다음, 콘택 홀을 형성하여 상기 소오스 영역을 노출시킨 다음, 전체 구조 상부에 폴리실리콘 및 금속 실리사이드를 순차적으로 증착하여 이루어지는 반도체 소자의 비트라인 형성방법에 있어서, 상기 폴리실리콘 증착전 및 금속 실리사이드 증착전에 자연 산화막을 제거하기 위한 수소 가스를 이용한 인-시튜 프리베이킹 공정을 실시함으로써 콘택 저항을 감소시킬 수 있고 필링 현상을 억제할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 텅스텐 실리사이드 증착전 수소를 이용한 인-시튜 프리베니킹 공정시의 온도 프로파일을 나타낸 그래프.
Claims (6)
- 반도체 기판에 접합부를 형성하고, 절연막을 증착한 다음, 상기 절연막을 식각하여 접합부가 노출되도록 콘택홀을 형성하고, 폴리실리콘을 증착하여 콘택을 이루는 반도체 소자의 제조방법에 있어서, 상기 폴리실리콘 증착전에 자연 산화막을 제거하기 위하여 수소 가스를 이용한 인-시튜 프리베이킹 공정을 실시하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.
- 제1항에 있어서, 상기 폴리실리콘 증착단게 이후에 폴리실리콘 상부에 형성된 자연 산화막을 제거하기 위한 수소 가스를 이용한 인-시튜 프리베이킹 공정을 실시한 후, 금속 실리사이드막을 적층하는 단계를 포함 하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.
- 제2항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.
- 제1항에 있어서, 상기 폴리실리콘은 도프트 폴리실리콘인 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.
- 제1항 또는 제2항에 있어서, 상기 수소를 이용한 인-시튜 프리베이킹 공정은 750℃∼900℃의 온도 범위에 서 30초∼90초 동안 실시하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.
- 반도체 기판에 접합부를 형성하고, 절연막을 증착한다음, 상기 절연막을 식각하여 접합부가 노출되도록 콘택홀을 형성하고, 폴리실리콘을 증착하여 콘택을 이루는 반도체 소자의 제조방법에 있어서, 상기 폴리실리콘 증착후에 상기 폴리실리콘 상부에 형성된 자연 산화막을 제거하기 위한 수소 가스를 이용한 인-시튜 프리베이킹 공정을 실시한 후, 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR1019950012611A KR960043179A (ko) | 1995-05-19 | 1995-05-19 | 반도체 소자의 폴리실리콘 형성방법 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100219571B1 (ko) * | 1996-12-30 | 1999-09-01 | 윤종용 | 반도체기판의 열처리 방법 및 반도체 메모리장치의 제조방법 |
-
1995
- 1995-05-19 KR KR1019950012611A patent/KR960043179A/ko not_active Application Discontinuation
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KR100219571B1 (ko) * | 1996-12-30 | 1999-09-01 | 윤종용 | 반도체기판의 열처리 방법 및 반도체 메모리장치의 제조방법 |
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