KR960032652A - 게이트 전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조공정 중 게이트 전극 형성방법에 있어서, 반도체 기판(11) 상부에 게이트 절연층(13), 전도층(14), 진성 폴리실리콘층(15)을 차례로 형성하는 제1단계; 상기 진성 폴리실리콘층(15), 전도층(14), 게이트 절연층(13)을 소정 패턴으로 패터닝하는 제2단계; 노출된 상기 진성 폴리실리콘층(15) 상에 전이 금속층을 형성한 후, 열처리하는 제3단계, 및 전체구조 표면에 산화층(21)을 형성하는 제4단계를 포함하는 것을 특징으로 하여, 금속 화합물의 침투에 의한 게이트 절연층(13)의 막질 저하를 방지하고, 전이금속의 선택성을 향상시켜 소자의 전기적 특성, 특히 신뢰성을 향상시킬수 있는 특유의 효과가 있는 게이트 전극 형성방법에 관한 것이다.

Description

게이트 전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 따른 MOS 트랜지스터의 형성 공정도

Claims (5)

  1. 반도체 소자 제조공정 중 게이트 전극 형성방법에 있어서, 반도체기판 상부에 게이트 절연층, 전도층, 진성 폴리실리콘층을 차례로 형성하는 제1단계; 상기 진성 폴리실리콘층, 전도층, 게이트 절연층을 소정 패텅으로 패터닝하는 제2단계; 노출된 상기 진성 폴리실리콘층 상에 전이금속층을 형성한 후, 열처리하는 제3단계; 및 전체구조 표면에 산화층을 형성하는 제4단계를 포함하는 것을 특징으로 하는 게이트 전극 형성방법.
  2. 제1항에 있어서, 상기 제2단계는, 상기 진성 폴리실리콘층의 예정된 부위를 제거하는 제5단계; 상기 제5단계 수행 후, 노출된 상기 전도층의 일부두께를 제거하는 제6단계; 상기 진성 폴리실리콘층 및 전도층의 측벽에 제1절연 스페이서를 형성한 후, 노출된 상기 나머지 전도층을 제거하는 제7단계; 상기 제1절연 스페이서 및 전도층 측면에 제2절연 스페이서를 형성하는 제8단계를 포함하는 것을 특징으로 하는 게이트 전극 형성방법.
  3. 제2항에 있어서, 상기 제8단계는, 제2절연 스페이서를 형성할 때 노출되는 게이트 절연층을 함께 제거하는 것을 특징으로 하는 게이트 전극 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 전도층은, 소정 불순물이 도핑된 폴리실리콘층인 것을 특징으로 하는 게이트 전극 형성방법.
  5. 제1항 또는 제2항에 있어서, 상기 전이금속층은, 티타늄층인 것을 특징으로 하는 게이트 전극 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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