KR970003529A - 반도체 소자 제조시 콘택 방법 - Google Patents
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Abstract
본 발명은 예정된 패턴 및 층이 기 형성된 기판(16) 상에 예정된 콘택홀(11)을 형성하는 단계를 포함하는 콘택 방법에 있어서, 전체구조 표면에 전도층(12)을 형성한 후, 전체구조 상부에 절연층(13)을 형성하는 제1단계; 상기 콘택홀 내부에 상기 절연층(13)이 잔류하도록 상기 절연층에 대해 전면식각을 수행하는 제2단계; 전체구조 상에 예정된 감광층(14) 패턴을 형성하는 제3단계; 및 상기 전도층의 노출 부위를 제거하는 제4단계를 포함하는 것을 특징으로 하는 콘택 방법에 관한 것으로, 공정 배리에이션에 의한 콘택 실패를 최소화할 수 있으며, 또한 콘택 오버랩 마진이 필요없어 집적도를 향상시킬 수 있도록 한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3E도는 본 발명에 따른 콘택 과정도.
Claims (5)
- 예정된 패턴 및 층이 기 형성된 기판 상에 예정된 콘택홀을 형성하는 단계를 포함하는 콘택 방법에 있어서, 전체구조 표면에 전도층을 형성한 후, 전체구조 상부에 절연층을 형성하는 제1단계; 상기 콘택홀 내부에 상기 절연층이 잔류하도록 상기 절연층에 대해 전면식각을 수행하는 제2단계; 전체구조 상에 예정된 감광층 패턴을 형성하는 제3단계; 및 상기 전도층의 노출 부위를 제거하는 제4단계를 포함하는 것을 특징으로 하는 콘택 방법.
- 제1항에 있어서, 상기 감광층 패턴은 콘택 오버랩 마진을 갖지 않도록 형성하는 것을 특징으로 하는 콘택 방법.
- 제2항에 있어서, 상기 제4단계는 상기 절연층 및 상기 감광층 패턴을 식각베리어로 하여 상기 전도층의 노출 부위를 제거하는 것을 특징으로 하는 콘택 방법.
- 제3항에 있어서, 상기 전도층은 폴리실리콘층, 알루미늄(Al)층, WSi2층 중 어느 하나인 것을 특징으로 하는 콘택 방법.
- 제3항에 있어서, 상기 절연층은 산화층, BPSG(BoroPhosphoSilicateGlass)층, SOG(Spin On Glass)층 중 어느 하나인 것을 특징으로 하는 콘택 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950019156A KR970003529A (ko) | 1995-06-30 | 1995-06-30 | 반도체 소자 제조시 콘택 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950019156A KR970003529A (ko) | 1995-06-30 | 1995-06-30 | 반도체 소자 제조시 콘택 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970003529A true KR970003529A (ko) | 1997-01-28 |
Family
ID=66526346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950019156A KR970003529A (ko) | 1995-06-30 | 1995-06-30 | 반도체 소자 제조시 콘택 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970003529A (ko) |
-
1995
- 1995-06-30 KR KR1019950019156A patent/KR970003529A/ko not_active Application Discontinuation
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