KR960032616A - 반도체 장치를 위한 자기 정합 컨택트홀의 제조 방법 - Google Patents

반도체 장치를 위한 자기 정합 컨택트홀의 제조 방법 Download PDF

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Abstract

반도체 기판 위에 다수의 게이트 전극이 형성된다. 이들 상기 다수의 게이트 전극에 에칭 스토퍼층이 형성된다. 상기 다수의 게이트 전극의 측면에 측벽층이 형성된다. 다수의 게이트 전극과 측벽층을 덮는 층간 절연막이 형성된다. 컨택트홀은 다수의 게이트 전극 사이에서 층간 절연막에서 형성된다. 여기에서, 에칭 스토퍼막의 에칭률을 층간 절연막의 에칭률 및 상기 층간 절연막의 에칭률 보다 같거나 높은 측벽층의 에칭률 보다 낮게 만듬으로써 층간 절연막에 컨택트홀을 형성한다.

Description

반도체 장치를 위한 자기 정합 컨택트홀의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(a)도 내지 제2(g)도는 본 발명의 실시예 1을 설명하기 위해 제조공정을 순차적으로 도시한 단면도.

Claims (19)

  1. 반도체 기판에 다수의 배선을 형성하는 단계와, 상기 다수의 배선의 측면에 측벽층을 형성하는 단계와, 상기 다수의 배선과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와, 상기 측벽층의 에칭률을 상기 층간 절연막의 에칭률 보다 같거나 높게 만들어서 상기 다수의 배선 사이에 놓인 상기 층간 절연막의 일부 및 상기 측벽층의 일부를 에칭함으로써 상기 층간 절연막에 컨택트홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제2항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 다수의 배선 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 컨택트홀이 상기 층간 절연막에서 형성될 때, 상기 삽입 절연층에 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 삽입 절연층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제5항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 반도체 기판 위에 다수의 배선을 형성하는 단계와, 상기 다수의 배선 각각에 에칭 스토퍼막을 형성하는 단계와, 상기 다수의 배선의 측면에 측벽층을 형성하는 단계와, 상기 다수의 배선과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와, 상기 다수의 배선 사이에서 층간 절연막을 제거하는 단계를 구비하며, 상기 에칭스토퍼막의 에칭률을 상기 층간 절연막의 에칭률 보다 낮게 만들고 상기 측벽층의 에칭률을 상기 층간 전열막의 에칭률보다 같거나 높게 만들과, 그에 의해 상기 층간 절연막에 컨택트홀을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제7항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제8항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제7항에 있어서, 상기 측벽층이 불순물 도핑 실리콘 산화막과 코팅 절연막을 가지며, 상기 코팅절연막이 상기 반도체 기판의 표면을 덮으며 상기 불순물 도핑 실리콘 산화막이 상기 반도체 기판에 접근하는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제7항에 있어서, 절연막으로 상기 컨택트홀에서 상기 다수의 배선의 노출된 측면을 덮는 단계를 또한 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제7항에 있어서, 상기 다수의 배선 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 접촉홀이 상기 층간 절연막에서 형성될 때, 상기 삽입 절연층에 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제12항에 있어서, 상기 삽입 절연층이 불순물 도핑 실리콘 산화막과 코팅 절연막을 가지며, 상기 코팅 절연막이 상기 반도체 기판의 표면을 덮으며 상기 불순물 도핑 실리콘 산화막이 상기 반도체 기판에 접근하는 것을 방지하는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제12항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 삽입 절연층으로서 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제14항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 반도체 기판을 메모리셀부와 주변회로부로 분할하는 단계와, 상기 주변회로부 위에 제1게이트 전극을 형성하는 단계와, 상기 메모리셀부 위에 제2 및 제3게이트 전극을 형성하는 단계와, 상기 제2 및 제3게이트 전극에 각각 에칭 스토퍼층을 형성하는 단계와, 상기 주변회로부와 상기 메모리셀부에 얕은 소오스와 드레인 영역을 형성하며, 상기 얕은 소오스와 드레인 영역이 각각 상기 제1 내지 제3게이트 전극으로 정렬되는 단계와, 상기 제1 내지 제3게이트 전극의 측면 각각에 측벽층을 형성하는 단계와, 상기 주변회로부에 깊은 소오스와 드레인 영역을 형성하며, 상기 얕은 소오스와 드레인 보다 더 깊은 상기 깊은 소오스와 드레인 영역이 상기 제1게이트 전극의 측면에 형성된 상기 측벽층으로 정렬되는 단계와, 상기 제1 내지 제3게이트 전극과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와, 상기 제2 및 제3게이트 전극 사이에 놓인 상기 층간 절연막의 일부를 에칭하는 단계를 구비하며, 상기 에칭 스토퍼막의 에칭률을 상기 층간 절연막의 에칭률 보다 낮게 만들고 상기 측벽층의 에칭률을 상기 층간 절연막의 에칭률 보다 같거나 높게 만들고, 그로 인해 상기 층간 절연막에 컨택트홀을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 제16항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  18. 제17항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  19. 제16항에 있어서, 상기 제2 및 제3게이트 전극 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 컨택트홀이 상기 층간 절연막에 형성될 때, 상기 삽입 절연층에서 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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