KR20040089398A - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 소자분리영역과 액티브 셀영역으로 정의된 반도체기판을 제공하는 단계; 상기 반도체기판상에 제 1 절연막을 형성한 후 상기 소자분리영역의 제 1 절연막상에 상하부구조의 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 제거하여 상기 제 2 절연막내에 플러그용 콘택홀을 형성하는 단계; 상기 제 2 절연막을 습식식각하여 상기 플러그용 콘택홀의 하부콘택면적을 넓히는 단계; 및 상기 액티브 셀영역의 제 1 절연막을 선택적으로 제거하는 단계를 포함하여 구성된다.

Description

반도체소자의 콘택홀 형성방법{Method for forming contact hole in semiconductor device}
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 보다 상세하게는 콘택홀 형성을 위한 습식식각시 전도막간의 최소 스페이스를 확보하면서 콘택홀과 접합영역의 콘택면적을 증가시키는 반도체소자의 콘택홀 형성방법에 관한 것이다.
일반적으로 반도체 메모리소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되고 있다. 한 예로서, 고집적 반도체 메모리소자는 한정된 공간에 더 많은 단위 셀들을 구비시켜야 하기 때문에, 단위 셀의 실질적인 면적의 감소와 더불어, 콘택 사이즈의 크기도 함께 감소되고 있다.
이에 따라, 실리콘기판과 비트라인, 그리고 상기 실리콘기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 이러한 문제를 해결하기 위한 하나의 기술로서 자기정렬콘택(Self Aligned Contact : 이하, SAC)기술이 제안되었다.
이러한 종래의 SAC기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀(Landing Plug Contact : LPC)을 형성한 후, 상기 콘택홀내에 비트라인용 및 캐패시터용 플러그(Landing Plug Poly : LPP)를 형성하여 후속에서 형성될 비트라인 및 캐패시터와 실리콘기판과의 전기적 연결이 용이하게 되도록 한다.
도 1a 내지 도 1c에 도시된 종래기술에 따른 반도체소자의 콘택홀 형성방법에서는, 게이트라인(원형부분)을 포함한 반도체기판상에 형성된 층간절연막을 식각하여 콘택홀을 형성한 후, 상기 콘택홀의 층간절연막을 추가로 습식식각하여 상기 콘택홀의 콘택면적을 증가시키고나서 플러그용 폴리실리콘을 형성 및 연마하여 플러그(원형부분)를 형성한다.
그러나, 이러한 습식식각 후에도 플러그와 플러그간의 절연을 위해서는 일정량 이상의 층간절연막이 잔류해야 하는데, 콘택면적을 증가시키기 위해 상기 층간절연막을 과도하게 습식식각하는 경우 플러그간 브릿지를 유발하게 되므로, 콘택홀을 습식식각하여 콘택면적을 증가시키기에는 한계가 있다는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 적층구조로 형성된 이종의 절연막을 그 습식식각속도의 차이를 이용하여 식각함으로써, 플러그간 층간절연막의 최소 두께를 확보하면서 콘택홀의 콘택면적을 증가시켜 디바이스의 전기적 특성 및 수율을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 콘택홀 형성방법을 설명하기 위한 공정별 사진.
도 1c는 도 1a의 라인 I-I'에 따른 단면을 도시한 사진.
도 2a 내지 2c는 본 발명에 바람직한 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 실리콘기판 110 : 소자분리영역
120 : 액티브 셀영역 130, 130a : 제 1 절연막
140a : 제 2 하부절연막 140b : 제 2 상부절연막
140 : 제 2 절연막 145a, 145b, 145c : 콘택홀
상기 목적을 달성하기 위한 본 발명은, 소자분리영역과 액티브 셀영역으로 정의된 반도체기판을 제공하는 단계; 상기 반도체기판상에 제 1 절연막을 형성한 후 상기 소자분리영역의 제 1 절연막상에 상하부구조의 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 제거하여 상기 제 2 절연막내에 플러그용 콘택홀을 형성하는 단계; 상기 제 2 절연막을 습식식각하여 상기 플러그용 콘택홀의 하부콘택면적을 넓히는 단계; 및 상기 액티브 셀영역의 제 1 절연막을 선택적으로 제거하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 2c는 본 발명에 바람직한 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)에 소자분리영역(110)과 액티브 셀영역(120)을 정의한 후 상기 액티브 셀영역(120)에 게이트라인(미도시)과 접합영역(미도시)을 형성한다.
그 다음, 상기 결과물의 전체상부에 하부질화막(120)을 형성한다.
이어서, 상기 하부질화막(120)의 상부에 보론(B) 또는 인(P)의 도핑산화막(140a)을 증착하고 그 상부에 비도핑산화막(140b)을 증착한 후, 상기 도핑산화막(140a)과 비도핑산화막(140b)을 건식식각하여 상기 소자분리영역(110)상에 2층구조의 층간절연막(140)을 형성한다.
이때, 상기 하부산화막(140a)은 BPSG(Boron Phosphorous Silicate Glass) 또는 PSG(Phosphorous Silicate Glass)계열의 도핑산화막이며, 상기 상부산화막(140b)은 TEOS(Tetra Ethyl Ortho Silicate)계열의 비도핑산화막이다.
그리고, 상기 하부산화막(140a)은 폴리실리콘/텅스텐실리콘막/하드마스크 질화막으로 구성된 게이트층의 두께 보다 작게 형성한다. 즉, 상기 게이트층이 3500Å 두께로 형성하는 경우, 상기 하부산화막(140a)은 3500Å 이하의 두께로 형성한다.
또한, 상기 BPSG계열의 하부산화막의 인(P)은 25mol% 이하의 도핑농도이고, 붕소(B)는 10mol% 이하의 도핑농도이다. 그리고, PSG계열의 하부산화막은 10mol%이하의 도핑농도이다.
그 다음, 상기 결과물의 상부에 자기정합방법으로 콘택홀(Landing Plug Contact, 145a)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 콘택홀(145a)을 포함한 결과물의 상부에 HF 또는 BOE용액을 이용한 습식식각을 수행함으로써, 상기 상부산화막(140b)과 하부산화막(140a)의 양측벽을 그 식각속도 차이를 이용하여 식각하여 보다 넓은 폭의 콘택홀(145b)을 형성한다.
이때, 상기 식각속도 차이로 인해 상기 하부산화막(140a)은 그 식각되는 폭이 상기 상부산화막(140b) 보다 넓게 식각됨으로써, 플러그간 절연막(140)을 일정 두께만큼 확보하면서 콘택홀(145b)과 접합영역(미도시)의 콘택면적을 최대화할 수 있다.
그 다음, 도 2c에 도시된 바와 같이, 상기 액티브 셀영역(120)의 하부질화막(130)을 제거하여 플러그가 형성될 콘택홀(145c)을 형성한다.
상술한 바와 같이, 본 발명은 게이트와 비트라인사이에 적층구조로 형성된 이종의 절연막을 그 습식식각속도의 차이를 이용하여 습식식각함으로써, 플러그간일정 두께의 절연막을 확보하면서 콘택홀과 접합영역의 콘택면적을 증가시켜 콘택저항을 낮게 하고, 이로써 디바이스의 전기적 특성 및 수율을 향상시킬 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (11)

  1. 소자분리영역과 액티브 셀영역으로 정의된 반도체기판을 제공하는 단계;
    상기 반도체기판상에 제 1 절연막을 형성한 후 상기 소자분리영역의 제 1 절연막상에 상하부구조의 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 선택적으로 제거하여 상기 제 2 절연막내에 플러그용 콘택홀을 형성하는 단계;
    상기 제 2 절연막을 습식식각하여 상기 플러그용 콘택홀의 하부콘택면적을 넓히는 단계; 및
    상기 액티브 셀영역의 제 1 절연막을 선택적으로 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 제 2 상부절연막은 비도핑산화막인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 제 2 하부절연막은 도핑산화막인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서, 상기 제 2 상부절연막은 TEOS계열의 비도핑산화막인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서, 상기 제 2 하부절연막은 BPSG 또는 PSG계열의 도핑산화막인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서, 상기 습식식각은 상기 제 2 상하부절연막의 식각속도 차이를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 제 2 하부절연막은 상기 제 2 상부절연막 보다 큰 습식식각속도를 갖는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  8. 제 1 항에 있어서, 상기 제 2 하부절연막은 폴리실리콘/텅스텐실리콘/하드마스크로 구성된 게이트라인의 두께 보다 얇게 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  9. 제 1 항에 있어서, 상기 습식식각은 HF 또는 BOE용액을 이용하여 수행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  10. 제 5 항에 있어서, 상기 BPSG계열의 도핑산화막은 25mol% 이하의 인(P)도핑농도와 10mol% 이하의 붕소(B)도핑농도를 갖는 것을 특징으로 하는 반도체소자의콘택홀 형성방법.
  11. 제 5 항에 있어서, 상기 PSG계열의 도핑산화막은 10mol%이하의 인(P)도핑농도를 갖는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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