KR100449030B1 - 스택형 캐패시터 및 그의 제조방법 - Google Patents
스택형 캐패시터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100449030B1 KR100449030B1 KR10-2002-0004138A KR20020004138A KR100449030B1 KR 100449030 B1 KR100449030 B1 KR 100449030B1 KR 20020004138 A KR20020004138 A KR 20020004138A KR 100449030 B1 KR100449030 B1 KR 100449030B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- insulating
- etch stop
- insulating film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 127
- 238000003860 storage Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims 1
- 238000004140 cleaning Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 스토리지 노드의 쓰러짐이나 브리지 발생없이 충분한 캐패시턴스를 확보할 수 있는 반도체 메모리장치의 스택형 캐패시터 및 그의 제조방법에 관한 것이다.
본 발명의 스택형 캐패시터의 제조방법은 반도체 기판상에, 콘택패드가 형성된 콘택을 구비한 층간 절연막을 형성하는 단계와; 상기 층간 절연막상에 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 형성하는 단계와; 상기 콘택패드가 노출되도록 상기 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 식각하여 스토리지 노드용 개구부를 형성하는 단계와; 기판전면에 제1도전막을 형성하는 단계와; 상기 제1도전막상에 제3절연막을 형성하는 단계와; 상기 제2절연막이 노출될 때 상기 제1도전막과 제3절연막을 식각하는 단계와; 남아있는 제3절연막과 노출된 제2절연막을 제거하여 스토리지 노드를 형성하는 단계와; 기판전면에 유전막과 플레이트 노드를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리장치의 캐패시터에 관한 것으로, 보다 구체적으로는 스토리지 노드의 쓰러짐없이 충분한 캐패시턴스를 확보할 수 있는 스택형 캐패시터 및 그의 제조방법에 관한 것이다.
고집적화 및 미세화에 따라 반도체 메모리장치의 크기가 축소되고, 이에 따라 소자의 동작에 필요한 캐패시턴스를 확보하기 위하여 스토리지 노드의 높이가 증가하게 되었다.
도 1a 내지 도 1f는 종래의 반도체 메모리장치에 있어서, 스택형 캐패시터를 제조하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 도면상에는 도시되지 않았으나, 게이트전극, 비트라인 및 불순물영역이 형성된 반도체 기판(100)이 제공된다. 반도체 기판(100)상에 BC 콘택(buried contact, 115)을 구비한 층간 절연막(110)이 형성되고, 상기 콘택(115)내에는 반도체 기판(100)에 형성된 불순물영역과 후속공정에서 형성될 스토리지 노드를 콘택시켜 주기 위한 폴리실리콘막 등으로 된 콘택패드(120)가 형성된다.
이어서, 기판전면에 식각정지막(130)과 희생절연막(145) 및 반사방지막(150)을 순차 형성한다. 상기 식각정지막(130)으로 질화막이 사용되고, 상기 희생절연막(145)으로 BPSG막 또는 플라즈마 CVD 산화막이 사용된다.
도 1b를 참조하면, 통상적인 사진식각공정을 통해 상기 반사방지막(150)상에 포토레지스트막(190)을 형성하고, 상기 포토레지스트막(190)을 마스크로 하여 반사방지막(150)과 희생절연막(145) 및 식각정지막(130)을 건식식각하여 상기 콘택패드(120)를 노출시키는 개구부(155)를 형성한다.
도 1c를 참조하면, SC1 세정 및 HF 세정을 차례로 실시하여 상기 건식식각공정중에 개구부(155)내에 발생한 폴리머등을 제거한다. 이때, 상기 세정공정시 식각정지막(130)의 질화막보다 희생절연막(145) 및 개구부(155)내의 노출된 층간 절연막(110)이 보다 용이하게 식각되어진다. 상기 개구부(155)를 포함한 기판전면에 스토리지 노드용 제1도전막(160)을 증착하고, 상기 개구부(155)가 채워지도록(gap fill) 고온 USG(Undoped Silica glass) 등과 같은 절연막(165)을 CVD 법으로 증착한다.
이어서, 도 1d와 같이 노드분리공정을 수행하여 상기 제1도전막(160)과 절연막(165)을 식각하여 서로 이웃하는 스토리지 노드(161)를 서로 분리시키고, 도 1e와 같이 남아있는 상기 희생절연막(145)과 절연막(165)을 습식식각공정을 통해 제거하면 상기 콘택패드(120)에 연결되는 스토리지 노드(161)가 형성된다. 이때, 습식식각공정시 상기 식각방지막(130)에 의해 그 하부의 층간 절연막(110)의 식각이 방지된다.
마지막으로, 도 1f에 도시된 바와같이, 기판전면에 유전막(170)을 증착한 다음 산화공정 또는 급속열처리공정(RTA)을 수행하고, 플레이트 노드용 제2도전막(175)를 형성하면, COB구조의 스택형 캐패시터가 제조된다. 이때, 상기 유전막(170)으로 NO, ONO, Ta2O5, Al2O3등이 사용된다.
그러나, 상기한 바와같은 종래의 스택형 캐패시터는 도 1e에 도시된 바와같이, 이웃하는 스토리지 노드(161)와의 거리(d1)가 너무 가깝거나 또는 스토리지 노드(161)의 높이(h1)가 너무 높은 경우, 후속의 세정공정, 산화공정 또는 RTA공정중 스토리지 노드(161)가 쓰러지거나 또는 도 2b에 도시된 바와같이 이웃하는 스토리지 노드(161)가 서로 붙어 브리지 현상이 발생하게 되는 문제점이 있었다.
이를 방지하기 위해서는 이웃하는 스토리지 노드(161)사이에 간격(d1)이 일정하게 유지되어야 할 뿐만 아니라 스토리지 노드의 높이(h1)가 제한되어야 하는데, 이로 인하여 고집적화 및 미세화에 따른 소자의 크기를 축소하는 데 한계가 따르는 문제점이 있었다.
게다가, 개구부 형성을 위한 희생산화막의 식각시, 희생산화막을 오버에칭하게 되면 스루홀(through hole)이 발생되기 때문에 희생산화막을 충분히 오버에칭할 수 없었다. 이로 인하여 도 2a에 도시된 바와같이 개구부의 수직한 식각 프로파일을 확보하기 어렵고, 개구부내에 형성되는 스토리지노드의 면적이 감소하여 콘택패드와의 접촉면적 및 캐패시터의 용량을 충분히 확보하기 어려운 문제점이 있었다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 스토리지 노드의 쓰러짐이나 브리지 현상이 발생하는 것을 방지할 수 있는 스택형 캐패시터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 충분한 캐패시턴스를 확보하여 미세화 및 고집적화에 유리한 스택형 캐패시터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 메모리장치의 스택형 캐패시터를 제조하는 방법을 설명하기 위한 공정단면도,
도 2a 는 종래의 스택형 캐패시터에 있어서, 스토리지 노드의 프로파일을 보여주는 단면도,
도 2b 는 종래의 스택형 캐패시터에 있어서, 스토리지 노드의 높이가 높아짐에 따른 스토리지 노드의 쓰러짐을 보여주는 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리장치의 스택형 캐패시터의 제조방법을 설명하기 위한 공정단면도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 스택형 캐패시터의 단면구조도,
*도면의 주요부분에 대한 부호의 설명*
300, 400 : 반도체 기판 310, 410 : 층간 절연막
315, 415 : 콘택 320, 420 : 콘택패드
330, 340, 430, 440 : 식각정지막 350, 450 : 반사방지막
335, 345, 365, 435, 445, 465 : 절연막
361, 461 : 스토리지 노드 370, 470 : 유전막
375, 475 : 플레이트 노드 390 : 포토레지스트막
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에, 콘택패드가 형성된 콘택을 구비한 층간 절연막을 형성하는 단계와; 상기 층간 절연막상에 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 형성하는 단계와; 상기 콘택패드가 노출되도록 상기 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 식각하여 스토리지 노드용 개구부를 형성하는 단계와; 기판전면에 제1도전막을 형성하는 단계와; 상기 제1도전막상에 제3절연막을 형성하는 단계와; 상기 제2절연막이 노출될 때 상기 제1도전막과 제3절연막을 식각하는 단계와; 남아있는 제3절연막과 노출된 제2절연막을 제거하여 스토리지 노드를 형성하는 단계와; 기판전면에 유전막과 플레이트 노드를 형성하는 단계를 포함하는 스택형 캐패시터의 제조방법을 제공하는 것을 특징으로 한다.
상기 제1식각정지층은 상기 개구부 형성시 식각정지층으로 작용하며, 약 30nm의 두께를 갖는 질화막으로 이루어지고; 상기 제2식각정지층은 상기 개구부 형성시 그리고 스토리지 노드 형성을 위한 제2절연막제거시 식각정지층으로 작용하며, 10 내지 30nm의 두께를 갖는 질화막으로 이루어진다.
제1절연막 및 제2절연막은 각각 스토리지 노드용 지지막과 희생절연막으로서, P-TEOS 산화막, PECVD 산화막 또는 BPSG막중 하나의 단일막 또는 적층막으로 이루어지고, 제3절연막은 고온 USG막으로 이루어진다.
상기 제1도전막과 제3절연막은 식각선택비가 1:1인 식각조건으로 건식식각하고, 상기 제2절연막과 제3절연막은 HF 용액을 이용한 습식식각공정을 통해 제거된다.
상기 유전막은 NO, ONO, Ta2O5, 질화막-Ta2O5의 적층막, Al2O3또는 TiO 중 하나로 이루어지고, 상기 제도전막과 제2도전막으로 도핑된 폴리실리콘막, TiN, 또는 도핑된 폴리실리콘막-TiN의 적층막중 하나로 이루어진다.
또한, 본 발명은 반도체 기판상에 형성되고, 콘택패드가 형성된 콘택을 구비한 층간 절연막과; 상기 층간 절연막상에 형성되고, 상기 콘택패드에 연결되는 실린더형상의 스토리지 노드와; 상기 스토리지 노드의 바깥쪽의 층간 절연막상에 형성된 지지용 절연막과; 상기 지지용 절연막의 상,하부에 각각 형성된 제1 및 제2식각정지막과; 기판전면에 형성된 유전막과 플레이트 노드를 구비하는 스택형 캐패시터를 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 메모리장치에 있어서, 스택형 캐패시터의 제조방법을 설명하기 위한 공정단면도이다.
도 3a를 참조하면, 반도체 기판(300)이 제공되는데, 도면상에는 도시되지 않았으나, 상기 반도체 기판(300)내에는 소정 도전형의 불순물영역이 형성되고, 반도체 기판(300)상에는 상기 불순물영역중 하나와 DC(direct contact) 콘택을 통해 연결되는 비트라인이 형성되어 있다.
상기 반도체 기판(300)상에 층간 절연막(310)을 형성한 다음, 상기 불순물영역중 다른 하나를 노출시키는 BC 콘택(315)을 상기 층간 절연막(310)에 형성하고, 상기 BC 콘택(315)내에 폴리실리콘막 등으로 된 콘택패드(320)를 형성한다.
이어서, 기판전면에 제1식각정지층(330)과 제1절연막(335)인 지지용 절연막을 순차 형성한다. 이때, 제1식각정지층(330)은 후속공정에서 스토리지 노드용 개구부를 형성하기 위한 건식식각공정시 식각정지층으로서의 역할을 하는 것으로서, 질화막(Si3N4)을 LPCVD(low pressure chemical vapor deposition) 법으로 약 30nm 의 두께로 증착한다. 제1절연막(335)으로 P-TEOS(Plasma TEOS) 산화막, PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화막, 또는 BPSG 등을 증착하는데, 그의 증착두께는 제한되지 않는다.
제1절연막(335)을 형성한 다음, 황산 보일(boil) 또는 SC1 세정을 수행하고, 기판전면에 제2식각정지층(340)과 희생절연막인 제2절연막(345) 및 반사방지막(350)을 순차 형성한다.
이때, 제2식각정지층(240)은 후속의 개구부 형성을 위한 건식식각공정 및 희생절연막인 제2절연막(345)을 제거하기 위한 습식식각공정시 식각정지층으로서의 역할을 하는 것으로서, 질화막을 LPCVD법으로 10 내지 30nm의 두께로 증착한다.
제2절연막(345)은 P-TEOS 산화막, PECVD 산화막, 또는 BPSG막 등이 사용되며, 그의 증착두께는 원하는 캐패시턴스를 확보함과 동시에 후속 공정에서 형성될 스토리지 노드의 쓰러짐을 방지할 수 있는 두께로 형성되어야 한다. 상기 반사방지막(350)은 후속의 사진식각공정시 광반사를 방지하기 위한 역할을 하는 것으로서, P-SiON(Plasma SiON)막을 증착한다.
본 발명의 일 실시예에서, 제1절연막(335) 또는 제2절연막(345)으로 BPSG막으로 사용하는 경우, 상기 반사방지막(350)을 증착하기 전에 약 650℃의 온도에서 1시간 정도 저온열처리공정을 진행하여, 후속의 습식식각시 식각율을 감소시켜 준다.
도 3b를 참조하면, 상기 반사방지막(350)상에 포토레지스트막(390)을 도포한 다음 패터닝하여 스토리지 노드용 개구부가 형성될 부분의 반사방지막(350)을 노출시킨다. 이어서, 상기 포토레지스트막(390)을 마스크로 하여 상기 노출된 반사방지막(350)과 그하부의 막들(330, 335, 340, 345)을 건식식각한다. 따라서, 콘택패드(320)를 노출시키는 스토리지 노드용 개구부(345)를 형성한다.
본 발명에서는 상기 제1절연막(335)의 하부 및 하부에 각각 질화막(330), (340)이 각각 형성되어 식각정지막으로 작용하므로, 상기 제1절연막(335)을 충분히 식각할 수 있다. 그러므로, 개구부(345)에서의 양호한 식각프로파일을 얻을 수 있으므로, 개구부(345)의 저면부에서의 면적을 충분히 확보할 수 있다.
도 3c를 참조하면, 남아있는 감광막(390)과 반사방지막(350)을 제거하고, SC1 세정 및 HF 세정을 차례로 실시하여 상기 건식식각공정후 깊은 개구부(355)내부에 남아있는 폴리머등을 제거한다.
이때, SC1 세정 및 HF 세정시 제1 및 제2식각 정지층(330), (340)으로 사용되는 질화막은 개구부(345)내에 노출된 층간 절연막(310)과 제1 및 제2절연막(335), (345)으로 사용되는 산화막보다 식각이 어렵다. 그러므로, 층간 절연막(310)과 제1 및 제2절연막(335), (345)이 상기 제1 및 제2식각정지막(330), (340)보다 용이하게 식각되어지므로, 세정후 도 3c와 같이 된다.
이어서, 기판 전면에 스토리지 노드용 제1도전막(360)을 증착한 다음 그위에 제3절연막(365)으로 고온 USG(Undoped Silicated Glass:SiO2) 막을 증착한다. 이때, 스토리지 노드용 제1도전막(360)으로 도핑된 폴리실리콘막, TiN, 도핑된 폴리실리콘막과 TiN막의 적층막 등이 사용되는데, 특히 도핑된 폴리실리콘막으로는 인(P)이 도핑된 폴리실리콘막을 사용한다.
도 3d와 같이, 산화막과 도핑된 폴리실리콘막의 선택비가 1:1인 식각조건으로 상기 제3절연막(365)과 제1도전막(360)을 건식식각하여 스토리지 노드(361)를 서로 분리시킨다. 도 3e와 같이, 남아있는 제3절연막(365)과 제2절연막(345)을 HF 용액을 이용한 습식식각공정을 통해 제거한다. 이때, 스토리지 노드(361)의 안쪽, 즉 개구부(355)내에는 제3절연막(365)이 제거되고, 스토리지 노드(361)의 바깥쪽 즉, 이웃하는 스토리지 노드(361)사이에는 희생절연막인 제2절연막(345)은 제거되고, 제1절연막(335)은 제2식각정지층(340)에 의해 식각되지 않고 그대로 남아있게 되어 스토리지 노드(361)를 지지하게 된다.
본 발명에서는 스토리지 노드(361)의 높이가 제1절연막(335)의 두께(h21)와 제2절연막(h22)의 두께의 합이 되므로, 종래보다 제1절연막(335)의 두께(h21)만큼 스토리지 노드(361)의 높이가 증대되어 캐패시턴스를 증가시키게 된다. 그리고, 스토리지 노드(361)의 바깥쪽에 제1절연막(335)이 남아 스토리지 노드(361)를 지지함으로써, 스토리지 노드(361)의 높이가 증가하더라도 스토리지 노드의 쓰러짐이나 브리지 현상은 발생되지 않는다. 따라서, 본 발명은 스토리지 노드의 높이나 간격(d2)등의 확보가 용이하여 고집적화 및 미세화에 유리하다. 또한, 개구부(355)에서의 양호한 식각 프로파일이 얻어짐에 따라 스토리지 노드(361)의 저면부의 면적이 증대되어 캐패시턴스를 증가시키게 된다.
도 3f와 같이, 캐패시터 유전막(370)과 플레이트 노드용 제2도전막(375)을 기판전면에 증착하여 본 발명의 스택형 캐패시터를 제조한다. 이때, 상기 캐패시터 유전막(370)은 NO(nitride-oxide), ONO(oxide-nitride-oxide), Ta2O5, 질화막-Ta2O5의 적층막, Al2O3, TiO 등으로 이루어지고, 제2도전막(375)은 도핑된 폴리실리콘막, TiN, 도핑된 폴리실리콘막과 TiN막의 적층막 등이 사용되는데, 특히 도핑된 폴리실리콘막으로는 인(P)이 도핑된 폴리실리콘막을 사용한다.
도 4는 본 발명의 다른 실시예에 따른 스택형 캐패시터의 단면구조를 도시한 것이다. 도 4를 참조하면, 제1절연막(435)을 BPSG막(431)과 P-TEOS 산화막(432)의 적층구조로 형성한 것만이 제1실시예와 다르다. 이와 같이 지지용 제1절연막(435)을 몰드산화막으로 형성하여 줌으로써, 개구부(455)에서의 보다 양호한 식각 프로파일을 얻을 수 있을 뿐만 아니라 개구부(455)의 저면부의 면적을 증대시켜 캐패시턴스를 증가시킬 수 있다.
본 발명에서는 제1절연막을 적층구조로 사용하는 것을 일예로 예시하였으나, 제1절연막과 마찬가지로 제2절연막을 적층구조로 형성하여 주는 것도 가능하다.
상기한 바와같은 본 발명에 따르면, 스토리지 노드의 바깥쪽에 스토리지 노드 지지용 절연막을 형성하여 줌으로써, 스토리지 노드의 쓰러짐없이 스토리지 노드의 높이를 증가시킬 수 있으므로, 충분한 캐패시터의 용량을 확보할 수 있는 이점이 있다.
또한, 지지용 절연막상하에 2층의 식각정지층을 형성하여 줌으로써, 스토리지 노드용 개구부를 형성하기 위한 건식식각공정시 개구부에서의 수직한 식각프로파일을 얻을 수 있는 이점이 있다. 이에 따라 스토리지 노드의 저면부의 면적을 증대시켜 캐패시턴스를 증가시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 반도체 기판상에, 콘택패드가 형성된 콘택을 구비한 층간 절연막을 형성하는 단계와;상기 층간 절연막상에 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 형성하는 단계와;상기 콘택패드가 노출되도록 상기 제1식각정지층, 제1절연막, 제2식각정지층 및 제2절연막을 식각하여 스토리지 노드용 개구부를 형성하는 단계와;기판전면에 제1도전막을 형성하는 단계와;상기 제1도전막상에 제3절연막을 형성하는 단계와;상기 제2절연막이 노출될 때 상기 제1도전막과 제3절연막을 식각하는 단계와;남아있는 제3절연막과 노출된 제2절연막을 제거하여 스토리지 노드를 형성하는 단계와;기판전면에 유전막과 플레이트 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제1식각정지층은 상기 개구부 형성시 식각정지층으로 작용하며, 약 30nm의 두께를 갖는 질화막으로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제2식각정지층은 상기 개구부 형성시 그리고 스토리지 노드 형성을 위한 제2절연막제거시 식각정지층으로 작용하며, 10 내지 30nm의 두께를 갖는 질화막으로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제1절연막은 스토리지 노드를 지지하는 역할을 하는 것으로서, P-TEOS 산화막, PECVD 산화막 또는 BPSG막중 하나의 단일막 또는 적층막으로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제2절연막과 제3절연막은 HF 용액을 이용한 습식식각공정을 통해 제거되는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 5 항에 있어서, 제2절연막은 희생절연막으로서, P-TEOS 산화막, PECVD 산화막 또는 BPSG막중 하나의 단일막 또는 적층막으로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 6 항에 있어서, 상기 제2절연막으로 BPSG막을 사용하는 경우 열처리공정을 더 수행하여 습식식각율을 감소시켜 주는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 제3절연막은 고온 USG막으로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제1도전막과 제3절연막은 식각선택비가 1:1인 식각조건으로 건식식각하는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 유전막은 NO, ONO, Ta2O5, 질화막-Ta2O5의 적층막, Al2O3또는 TiO 중 하나로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 제도전막과 제2도전막으로 도핑된 폴리실리콘막, TiN, 또는 도핑된 폴리실리콘막-TiN의 적층막중 하나로 이루어지는 것을 특징으로 하는 스택형 캐패시터의 제조방법.
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0004138A KR100449030B1 (ko) | 2002-01-24 | 2002-01-24 | 스택형 캐패시터 및 그의 제조방법 |
| US10/313,249 US6867094B2 (en) | 2002-01-24 | 2002-12-06 | Method of fabricating a stacked capacitor for a semiconductor device |
| JP2003011027A JP2003224210A (ja) | 2002-01-24 | 2003-01-20 | 半導体装置の積層形キャパシタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0004138A KR100449030B1 (ko) | 2002-01-24 | 2002-01-24 | 스택형 캐패시터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030063811A KR20030063811A (ko) | 2003-07-31 |
| KR100449030B1 true KR100449030B1 (ko) | 2004-09-16 |
Family
ID=19718821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0004138A KR100449030B1 (ko) | 2002-01-24 | 2002-01-24 | 스택형 캐패시터 및 그의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6867094B2 (ko) |
| JP (1) | JP2003224210A (ko) |
| KR (1) | KR100449030B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100960933B1 (ko) | 2008-04-01 | 2010-06-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
| US20040115946A1 (en) * | 2002-12-16 | 2004-06-17 | Hall Lindsey H. | Use of a sulfuric acid clean to remove titanium fluoride nodules |
| TWI271872B (en) * | 2002-12-30 | 2007-01-21 | Hynix Semiconductor Inc | Capacitor and method for fabricating the same |
| US7045071B2 (en) * | 2002-12-30 | 2006-05-16 | Hynix Semiconductor Inc. | Method for fabricating ferroelectric random access memory device |
| US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
| KR100538098B1 (ko) * | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| DE10344275B4 (de) * | 2003-09-24 | 2006-04-27 | Infineon Technologies Ag | Verfahren zur gesteuerten Strukturierung einer ARC-Schicht in einer Halbleitereinrichtung |
| KR100553839B1 (ko) | 2003-11-27 | 2006-02-24 | 삼성전자주식회사 | 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법 |
| KR100568733B1 (ko) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
| TWI229411B (en) * | 2004-04-20 | 2005-03-11 | Powerchip Semiconductor Corp | Method of manufacturing a semiconductor device |
| KR100519801B1 (ko) * | 2004-04-26 | 2005-10-10 | 삼성전자주식회사 | 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들 |
| KR100545866B1 (ko) * | 2004-04-27 | 2006-01-24 | 삼성전자주식회사 | 커패시터 및 그 제조 방법 |
| KR100599098B1 (ko) * | 2004-08-26 | 2006-07-12 | 삼성전자주식회사 | 커패시터의 제조 방법 |
| DE102004063949B4 (de) | 2004-09-09 | 2008-10-16 | Qimonda Ag | Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators |
| KR100655751B1 (ko) * | 2004-10-01 | 2006-12-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100655774B1 (ko) * | 2004-10-14 | 2006-12-11 | 삼성전자주식회사 | 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| JP4628862B2 (ja) * | 2005-05-12 | 2011-02-09 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| TWI297931B (en) * | 2006-01-11 | 2008-06-11 | Ind Tech Res Inst | Cylindrical capacitor and method of manufacturing the same |
| DE102006031324B3 (de) * | 2006-07-06 | 2008-02-07 | Qimonda Ag | Verfahren zum Herstellen einer Kondensatorelektrodenstruktur |
| US7666737B2 (en) * | 2006-12-18 | 2010-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a metal-insulator-metal capacitor |
| KR100979243B1 (ko) | 2008-04-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| US20130095655A1 (en) * | 2011-10-18 | 2013-04-18 | Micron Technology, Inc. | Methods Of Forming Circuit Structures Within Openings And Methods Of Forming Conductive Lines Across At Least A Portion Of A Substrate |
| US9252205B2 (en) | 2014-02-05 | 2016-02-02 | Coversant Intellectual Property Management Inc. | DRAM memory device with manufacturable capacitor |
| CN110875316B (zh) * | 2018-08-31 | 2023-08-08 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
| US11011523B2 (en) * | 2019-01-28 | 2021-05-18 | Micron Technology, Inc. | Column formation using sacrificial material |
| US10923478B2 (en) * | 2019-01-28 | 2021-02-16 | Micron Technology, Inc. | Reduction of roughness on a sidewall of an opening |
| CN113725164B (zh) * | 2020-05-26 | 2023-07-04 | 长鑫存储技术有限公司 | 电容孔形成方法 |
| CN114334833B (zh) * | 2020-09-29 | 2024-07-02 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| CN114864280A (zh) * | 2021-02-04 | 2022-08-05 | 中国科学院微电子研究所 | 电容器电极、电容器及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294438A (ja) * | 1996-12-20 | 1998-11-04 | Texas Instr Inc <Ti> | 自己整合式多クラウン記憶コンデンサ及びその製造方法 |
| KR19990079780A (ko) * | 1998-04-09 | 1999-11-05 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
| KR20000026283A (ko) * | 1998-10-16 | 2000-05-15 | 윤종용 | 커패시터의 제조 방법 |
| KR20010058464A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710075A (en) * | 1996-11-06 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method to increase surface area of a storage node electrode, of an STC structure, for DRAM devices |
| KR100317972B1 (ko) * | 1999-11-05 | 2001-12-24 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 및 그에 의해제조된 커패시터 |
| JP4021602B2 (ja) * | 2000-06-16 | 2007-12-12 | 株式会社東芝 | 半導体記憶装置 |
-
2002
- 2002-01-24 KR KR10-2002-0004138A patent/KR100449030B1/ko not_active IP Right Cessation
- 2002-12-06 US US10/313,249 patent/US6867094B2/en not_active Expired - Fee Related
-
2003
- 2003-01-20 JP JP2003011027A patent/JP2003224210A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294438A (ja) * | 1996-12-20 | 1998-11-04 | Texas Instr Inc <Ti> | 自己整合式多クラウン記憶コンデンサ及びその製造方法 |
| KR19990079780A (ko) * | 1998-04-09 | 1999-11-05 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
| KR20000026283A (ko) * | 1998-10-16 | 2000-05-15 | 윤종용 | 커패시터의 제조 방법 |
| KR20010058464A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100960933B1 (ko) | 2008-04-01 | 2010-06-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| US8247885B2 (en) | 2008-04-01 | 2012-08-21 | Hynix Semiconductor Inc. | Semiconductor device having capacitors fixed to support patterns and method for manufacturing the same |
| US8753954B2 (en) | 2008-04-01 | 2014-06-17 | Hynix Semiconductor Inc. | Semiconductor device having capacitors fixed to support patterns and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003224210A (ja) | 2003-08-08 |
| KR20030063811A (ko) | 2003-07-31 |
| US20030136996A1 (en) | 2003-07-24 |
| US6867094B2 (en) | 2005-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100449030B1 (ko) | 스택형 캐패시터 및 그의 제조방법 | |
| KR100431656B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100270211B1 (ko) | 디램 셀 커패시터 및 그의 제조 방법 | |
| US20040241940A1 (en) | Method for fabricating semiconductor device | |
| KR100666387B1 (ko) | 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법. | |
| US6307730B1 (en) | Capacitor formed by lower electrode having inner and outer uneven surfaces | |
| GB2399944A (en) | Bottom electrode of capacitor of semiconductor device | |
| US6165840A (en) | Method for fabricating a DRAM cell capacitor including forming first multilayer insulator, forming conductive plug, forming second insulator, and etching second and first insulators to form the storage node | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| JP2001144182A (ja) | 半導体装置及びその製造方法 | |
| US7018892B2 (en) | Semiconductor capacitor structure and method for manufacturing the same | |
| KR100532420B1 (ko) | 디램 셀 커패시터 제조 방법 | |
| US6312985B1 (en) | Method of fabricating a bottom electrode | |
| KR20020066569A (ko) | 반도체 장치의 저장 노드 형성 방법 | |
| KR100735015B1 (ko) | 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법 | |
| US6238970B1 (en) | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern | |
| JPH11330400A (ja) | ダイナミックｒａｍセルキャパシタの製造方法 | |
| KR20030000695A (ko) | 반도체소자의 스토리지 노드 형성방법 | |
| KR100275818B1 (ko) | 반도체소자의커패시터제조방법 | |
| KR20020042192A (ko) | 커패시터 제조 방법 | |
| KR20070114952A (ko) | 커패시터 형성 방법 | |
| KR20060068993A (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| KR20040059890A (ko) | 캐패시터 및 그의 제조 방법 | |
| KR20030058285A (ko) | 캐패시터를 구비한 반도체 소자 및 그 제조방법 | |
| KR20060033952A (ko) | 캐패시터의 하부전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110830 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20120831 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |