KR20030058285A - 캐패시터를 구비한 반도체 소자 및 그 제조방법 - Google Patents

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KR20030058285A
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Abstract

본 발명은 접착층을 사용하여 리프팅현상을 방지하고 감광막사용으로 인한 소자특성의 저하를 방지한 것으로 이를 위한 본 발명은 기판상의 제1 절연막을 관통하여 형성된 캐패시터의 콘택플러그 -상기 플러그는 최상부층에 물리기상증착된 루테늄을 포함함- ; 적어도 상기 루테늄이 노출되도록 오픈부를 갖으며 상기 제1 절연막상에 형성된 제2 절연막; 상기 제2 절연막의 오픈부 측벽에 형성된 접착층; 상기 접착층의 측벽에 형성되며 상기 루테늄의 가장자리부에 접하는 캐패시터의 하부전극; 상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하여 형성된 유전체; 및 상기 유전체 상에 형성된 캐패시터의 상부전극을 포함하여 이루어진다.

Description

캐패시터를 구비한 반도체 소자 및 그 제조방법{Semiconductor device with capacitor and method for fabricating the same}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 제조 공정에 관한 것이다.
현재, 반도체 메모리 소자에 있어서 그 집적도는 계속 증가하고 있는 추세이며 기가(giga) 비트급의 메모리 소자에 대한 연구도 활발히 이루어지고 있으며 256Mb 급 메모리는 점차로 상용화 되어가고 있다.
이와 같이 메모리 소자의 집적도가 높아짐에 따라 단위 셀의 면적도 점점 작아지게 되었는데 단위 셀을 구성하는 캐패시터의 면적도 더불어 감소하고 있다. 하지만 정보를 저장해야 하는 메모리 소자로서 캐패시터는 메모리 소자의 안정적인 동작이 보장되도록 일정정도 이상의 전하량을 저장할 수 있어야 한다.
미세화되는 캐패시터에서 종래와 같은 저장능력을 확보하기 위해서 캐패시터의 단면적을 증가시키거나 유전물질을 새로운 물질로 대체하려는 방법이 제안되고 있다. 현재 고집적 메모리 소자에 사용되는 NO(Nitride Oxide) 캐패시터는 그 유전상수가 작아 고집적화에 한계가 있으며 유전상수가 큰 물질을 이용하여 캐패시터를 제조하려는 노력이 계속되고 있으며, 높은 유전율을 갖는 Ta2O5나 BST 박막을 기가(giga) 비트 이상의 디램(Dynamic Random Access Memory:DRAM)에 적용하기 위한 연구가 활발히 진행되고 있다.
고유전율을 갖는 Ta2O5나 BST 박막을 유전체로 사용하더라도, 단위 셀의 면적이 미세하기 때문에, 스택(stack) 구조나 콘캐이브(concave) 구조와 같은 3차원 입체구조로 캐패시터를 형성하여야만 소자동작에 충분한 전하저장능력을 확보할 수있다.
도1a 내지 도1l 을 참조하여 종래의 캐패시터 제조방법을 설명한다.
먼저, 도1a는 기판(1)상에 스페이서(3)를 구비한 게이트전극(2)을 형성한 뒤, 게이트전극과 게이트전극 사이에 폴리실리콘(4)이 형성된 모습을 보인 도면으로, 게이트전극은 게이트산화막(미도시)과 전극물질(미도시)과 캡핑질화막(미도시)이 적층되어 형성되며, 전극물질로는 텅스텐/텅스텐질화막/폴리실리콘을 적층하여 사용한다. 폴리실리콘(4)은 트랜지스터와 캐패시터를 전기적으로 연결하기 위하여 플러그물질이다..
도1b는 비트라인 형성까지 완료된 모습을 도시한 도면으로, 폴리실리콘(4)과 비트라인(7)을 절연시키기 위한 제1 층간절연막(5)을 형성한 후, 이를 선택적으로 식각하여 비트라인 콘택을 형성하고 비트라인 배리어메탈(6), 비트라인(7), 비트라인 캡핑질화막(8)을 차례로 형성하고 이를 패터닝하여, 비트라인을 완성한다. 비트라인 배리어메탈(7)로는 티타늄질화막(TiN)과 티타늄(Ti)을 적층하여 사용한다.
도1c는 비트라인이 형성되어 있지않은 영역에 제2 층간절연막(9)이 형성된 모습을 보인 도면으로, 제2 층간절연막(9)은 HDP(High Density Plasma) 실리콘산화막(SiO2)을 사용한다.
도1d는 트랜지스터와 캐패시터를 전기적으로 연결하기 위하여 콘택홀을 형성한 것으로, 제2 층간절연막(9)을 선택적으로 식각하여 폴리실리콘(4)이 노출되는 콘택홀을 형성한다. 이어서 도1e에서 처럼, 폴리실리콘(4)과 티타늄질화막(11)과의 콘택저항을 감소시키기 위하여 티타늄실리사이드(10)를 폴리실리콘(4) 상부에 형성한다.
물리기상증착법(Physical Vapor Deposition : PVD)으로 티타늄을 콘택홀을 포함하는 제2 층간절연막(9)상에 증착하고 급속열처리(Rapid Thermal Process:RTP)를 이용하여 700℃ 의 온도와 N2 분위기에서 30 ∼ 60초 동안 열처리하여 티타늄실리사이드(TiSi2)(10)를 형성하고 잔존하는 티타늄은 습식식각으로 제거한다.
이어서, 화학기상증착법(Chemical Vapor Deposition : CVD)을 이용하여 티타늄질화막(11)을 콘택홀을 포함하는 제2 층간절연막상에 형성하고, 화학기계연마 (Chemical Mechanical Polishing : CMP)를 수행하여 티타늄질화막(11)을 분리함과 동시에 평탄화 하면, 도1e에 도시된 바와 같은 형태를 얻는다.
이 때, 티타늄질화막(11)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(5) 또는 반도체기판(1)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.
다음으로 도1f에서 처럼, 식각정지막의 역할을 하는 실리콘질화막(Si3N4) (12)과 캐패시터 형성을 위한 스토리지노드 실리콘산화막(SiO2) (13)을 차례로 형성한다. 실리콘산화막(13)은 캐패시터 희생산화막의 역할을 하며 이 산화막의 형태를 달리함으로써 콘캐이브형 또는 실린더형 등 캐패시터 형태를 결정할 수있다. 또한 캐패시터 희생산화막의 두께를 달리함으로써 캐패시터의 높이를 조절하여 캐패시터의 용량을 조절할 수도 있다.
실리콘질화막(12)은 후속 패터닝공정에서 실리콘산화막(13)을 식각할 때 식각정지(etch stopper)의 역할을 한다. 만일 실리콘질화막(12)을 형성하지 않고 산화막(13) 만을 이용할 경우에는, 후속패터닝 공정에서 제2 층간절연막(9)까지 식각되어 단차의 불량을 가져오는 등의 단점이 있기 때문에 실리콘질화막(12)을 식각정지막으로 사용한다.
다음으로 도1g와 같이 콘택플러그를 구성하는 티타늄질화막(11)과 캐패시터를 전기적으로 연결시키기 위하여, 마스크공정을 통해 실리콘산화막(13)을 건식식각방법으로 제거하고 나서, 실리콘질화막(12)을 건식식각으로 제거한다.
이어서 도1h에서 처럼, 실리콘산화막(13)과 실리콘질화막(12)을 포함하는 제2 층간절연막(9)상에 하부전극용 루테늄(Ru)을 CVD 방법으로 100 ∼ 500Å의 두께로 증착한다.
도1i는 하부전극(14)을 분리시키기 위해 감광막(Photoresist)(15)을 도포한 모습을 보인 도면이다. 다음으로 도1j와 도1k에서 처럼, 에치벡공정을 이용하여 하부전극(14)을 분리하고 잔존하는 감광막(15)을 N2+ O2+ CF4가스를 이용하여 제거하면 분리된 하부전극을 형성할 수 있다.
도1l은 캐패시터구조가 완성된 모습을 보인 도면으로 분리된 하부전극(14) 상에 유전체(16)를 증착하고, 유전체(16) 상부에 상부전극(17)을 형성하여 캐패시터구조를 완성한다.
이와 같은 공정을 거쳐서 제조되는 종래의 캐패시터의 문제점을 도1j를 참조하여 설명한다.
실리콘산화막(13)과 루테늄 하부전극(Ru)은 접착특성이 좋지 않으며, 또한CVD 방법으로 형성된 루테늄 하부전극(14) 내에 불순물의 존재하기 때문에, 잔존하는 감광막(15)을 N2+ O2+ CF4가스를 이용하여 제거하는 공정을 수행할 때, 바닥부분에 루테늄 하부전극(14)이 존재함에도 불구하고 티타늄질화막(11)이 손상을 받는 문제점이 있었다.
또한, 실리콘산화막(13)과 루테늄 하부전극(Ru)은 접착특성이 좋지 않기 때문에, 유전체 형성후 실시되는 후속 열처리공정에서 플러그 티타늄질화막(11) 및 실리콘산화막(13)과 붙어있는 루테늄 하부전극(14)이 리프팅되는 현상이 발생하여 소자의 오동작을 유발하는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 하부전극의 리프팅현상과 소자특성의 저하를 방지한 반도체소자의 캐패시터 및 제조방법을 제공함을 그 목적으로 한다.
도1a 내지 도1l은 종래기술에 따른 캐패시터 제조공정을 도시한 도면,
도2a 내지 도2m은 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 기판22 : 게이트전극
24 : 폴리실리콘27 : 비트라인
31 : 티타늄질화막32 : 루테늄
33 : 질화막34 : 산화막
35 : 접착층36 : 하부전극
37 : 유전체38 : 상부전극
상기한 목적을 달성하기 위한 본 발명은, 기판상의 제1 절연막을 관통하여 형성된 캐패시터의 콘택플러그 -상기 플러그는 최상부층에 물리기상증착된 루테늄을 포함함- ; 적어도 상기 루테늄이 노출되도록 오픈부를 갖으며 상기 제1 절연막상에 형성된 제2 절연막; 상기 제2 절연막의 오픈부 측벽에 형성된 접착층; 상기 접착층의 측벽에 형성되며 상기 루테늄의 가장자리부에 접하는 캐패시터의 하부전극; 상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하여 형성된 유전체; 및 상기 유전체 상에 형성된 캐패시터의 상부전극을 포함하여 이루어진다. 또한 본 발명은 기판상에 형성된 콘택플러그 -상기 플러그는 최상부층에 물리기상증착된 루테늄을 포함함- ; 상기 루테늄의 가장자리부에 접하여 상기 루테늄 상부로 확장되어 형성된 하부전극; 상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하여 형성된 유전체; 및 상기 유전체 상에 형성된 상부전극을 포함하여 이루어진다.
또한 본 발명은 최상부층에 루테늄을 포함하는 콘택플러그를 기판상의 제1 절연막을 관통하여 형성하는 단계; 적어도 상기 루테늄이 노출되도록 오픈부를 갖는 제2 절연막을 상기 제1 절연막상에 형성하는 단계; 상기 제2 절연막 오픈부의 측벽에 접착층을 형성하는 단계; 상기 접착층의 측벽에 형성되되 상기 루테늄의 가장자리부에 접하는 하부전극을 형성하는 단계; 상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하는 유전체를 형성하는 단계; 및 상기 유전체 상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명은 접착층을 이용하여 하부전극과 캐패시터 산화막과의 접착특성을 향상시키고, 하부전극을 분리시키는 공정시에 감광막을 사용하지 않고 에치벡공정을 적용하여 감광막 사용으로 인해 야기되는 문제점을 해결하였다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2m은 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면으로 이를 참조하면, 먼저 도2e에서 처럼, 폴리실리콘(24)과 티타늄질화막(31)과의 콘택저항을 줄이기 위하여 티타늄실리사이드(TiSi2)(30)를 형성하기 까지는 종래기술과 유사하다.
즉, 도2a는 기판(21)상에 스페이서(23)를 구비한 게이트전극(22)을 형성한 뒤, 게이트전극과 게이트전극 사이에 폴리실리콘(24)이 형성된 모습을 보인 도면으로, 게이트전극(22)은 게이트산화막(미도시)과 전극물질(미도시)과 캡핑질화막(미도시)이 적층되어 형성되며, 전극물질로는 텅스텐/텅스텐질화막/폴리실리콘을 적층하여 사용한다. 폴리실리콘(24)은 트랜지스터와 캐패시터를 전기적으로 연결하기 위하여 플러그물질이다..
도2b는 비트라인 형성까지 완료된 모습을 도시한 도면으로, 폴리실리콘(24)과 비트라인(27)을 절연시키기 위한 제1 층간절연막(25)을 형성한 후, 이를 선택적으로 식각하여 비트라인 콘택을 형성하고 비트라인 배리어메탈(26), 비트라인(27), 비트라인 캡핑질화막(28)을 차례로 형성하고 이를 패터닝하여, 비트라인을 완성한다. 비트라인 배리어메탈(27)로는 티타늄질화막(TiN)과 티타늄(Ti)을 적층하여 사용한다.
도2c는 비트라인이 형성되어 있지않은 영역에 제2 층간절연막(29)이 형성된 모습을 보인 도면으로, 제2 층간절연막(29)은 HDP(High Density Plasma) 실리콘산화막(SiO2)을 사용한다.
도2d는 트랜지스터와 캐패시터를 전기적으로 연결하기 위하여 콘택홀을 형성한 것으로, 제2 층간절연막(29)을 선택적으로 식각하여 폴리실리콘(24)이 노출되는 콘택홀을 형성한다. 이어서 도2e에서 처럼, 폴리실리콘(2)과 티타늄질화막(31)과의 콘택저항을 감소시키기 위하여, 티타늄실리사이드(30)를 폴리실리콘(24) 상부에 형성한다.
티타늄실리사이드(30)를 형성하는 방법은 다음과 같다. 물리기상증착법 (Physical Vapor Deposition : PVD)으로 콘택홀을 포함하는 제2 층간절연막(29)상에 티타늄을 증착하고 급속열처리(Rapid Thermal Process:RTP)를 이용하여 500 ∼ 800℃ 의 온도와 N2분위기에서 30 ∼ 120초 동안 열처리하여 티타늄실리사이드(30)를 형성하고 잔존하는 티타늄은 습식식각으로 제거한다.
이어서, CVD 방법을 이용하여 티타늄질화막(31)으로 콘택홀을 매립한 다음, 에치벡 공정을 적용하여, 티타늄질화막(31)을 콘택홀 내부로 리세스(recessed) 시켜, 300 ∼ 1000Å 두께의 콘택홀을 형성한다. 다음으로, PVD 법 또는 CVD 법을 이용하여 루테늄(32)을 콘택홀에 채운 후, 화학기계연마공정으로 평탄화하여 콘택플러그를 완성한다.
본 발명에서는 종래의 TiN/TiSi2구조의 콘택플러그를 사용하지 않고, Ru/TiN/TiSi2구조의 콘택플러그를 사용하였다. 루테늄은 티타늄질화막(TiN)에 비해 산화가 잘되지 않아, 티타늄질화막이 후속공정에서 산화되는 것을 방지해 주는 역할을 하게 된다.
다음으로 도2f에서 처럼, 식각정지막의 역할을 하는 실리콘질화막(Si3N4) (33)을 300 ∼ 1500Å의 두께로 형성하고, 스토리지노드 실리콘산화막(SiO2) (34)을 5000 ∼ 25000Å의 두께로 차례로 형성한다.
실리콘산화막(34)으로는 USG(Undoped Silicate Glass), PSG(PhospoSilicate Glass), BPSG(BoroPhospo Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 등을 사용할 수 있다.
실리콘산화막(34)은 캐패시터 희생산화막의 역할을 하며, 이 산화막의 형태를 달리함으로써 콘캐이브형 또는 실린더형 등, 캐패시터의 형태를 결정할 수 있다. 또한 캐패시터 희생산화막의 두께를 달리함으로써 캐패시터의 높이를 조절하여 캐패시터의 용량을 조절할 수도 있다.
실리콘질화막(33)은 후속 패터닝공정에서 실리콘산화막(34)을 식각할 때, 식각정지(etch stopper)의 역할을 한다. 만일 실리콘질화막(33)을 형성하지 않고 산화막(34) 만을 이용할 경우에는, 후속패터닝 공정에서 제2 층간절연막(29)까지 식각되어 단차의 불량을 가져오는 등의 단점이 있기 때문에 실리콘질화막(33)을 식각정지막으로 사용한다.
다음으로 도2g와 같이, 콘택플러그와 캐패시터를 전기적으로 연결시키기 위하여, 마스크공정을 통해 실리콘산화막(34)을 건식식각방법으로 제거하고 나서, 실리콘질화막(33)을 건식식각으로 제거한다.
다음으로 도2h와 같이, 실리콘산화막(34)과 실리콘질화막(33)을 포함하는제2 층간절연막(29) 상에 접착층(35)을 형성하는데, 본 발명의 일실시예에서는 Al2O3를 20 ∼ 300Å의 두께로 형성한다. 접착층으로 Al2O3대신에 TiN을 사용할 수도 있다.
접착층(35)은 후속으로 형성될 하부전극과 실리콘산화막(34)과의 접착력을 향상시켜서, 하부전극이 리프팅되는 현상을 억제하는 역할을 하게된다.
다음으로 도2i와 같이 콘캐이브구조의 측벽에 형성된 Al2O3(35)만 남기고 나머지 Al2O3(35)는 제거하면 도2i에 도시된 형태를 얻을 수 있다. 접착층으로 사용된 Al2O3는 부도체이므로 하부전극과 콘택플러그가 접촉될 수 있도록 콘캐이브구조의 측벽에만 Al2O3를 남기고 나머지 Al2O3는 제거한다.
감광막을 사용함으로써 야기되는 문제점을 최소화하기 위해 접착층을 제거하는 공정은 감광막을 사용하지 않고 에치벡공정을 적용한다.
이후에 도2j에서 처럼, 실리콘산화막(34), 실리콘질화막(33), 접칙층(35)을 포함하는 제2 층간절연막(29) 상에 CVD 법을 이용하여 루테늄 하부전극(26)을 50 ∼ 500Å의 두께로 증착하는데, 루테늄 대신 백금을 사용할 수도 있다.
다음으로 도2k에서 처럼, 감광막 없이 에치벡공정을 실시하여 바닥부분의 루테늄 하부전극과 실리콘산화막(34) 상의 루테늄을 식각하여 하부전극을 분리시킨다.
본 발명에서는 감광막을 사용하지 않고 루테늄 하부전극 분리를 위한 식각공정을 수행하기 때문에, 바닥부분의 루테늄도 식각되어 콘캐이브구조의 측벽에 형성된 루테늄만이 남게 된다.
이와 같이 형성된 루테늄 하부전극(36)은, 접착층을 형성함으로써 실리콘산화막(34)과의 접착력이 향상되었으며 또한, 감광막을 사용하지 않고 식각공정을 수행하였기 때문에 리프팅현상이나 티타늄질화막의 손상을 줄일 수 있게 된다.
또한, 콘택플러그를 구성하는 루테늄(32)은, 불순물을 감소시키기 위해 물리기상증착법을 이용하여 형성되었기 때문에 이로인한 소자특성의 향상도 기대할 수 있다.
다음으로 도2l 내지 도2m에서 처럼 유전체(37)와 상부전극(38)을 형성하여 캐패시터구조를 완성하게 된다.
본 발명의 일실시예에서는 유전체로서 Ta2O5나 BST 박막을 사용하였으며 상부전극으로는 백금, 이리듐,루테늄, 이리듐산화막, 루테늄산화막, 텅스텐 또는 텅스텐질화막 등을 이용할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 접착층을 사용함으로써, 하부전극의 리프팅 현상을 방지할 수 있으며, 또한 감광막을 사용하지 않고 하부전극을 식각함으로써, 감광막사용으로 인한 소자특성의 저하를 방지하는 효과가 있다.

Claims (12)

  1. 기판상의 제1 절연막을 관통하여 형성된 캐패시터의 콘택플러그 -상기 플러그는 최상부층에 물리기상증착된 루테늄을 포함함- ;
    적어도 상기 루테늄이 노출되도록 오픈부를 갖으며 상기 제1 절연막상에 형성된 제2 절연막;
    상기 제2 절연막의 오픈부 측벽에 형성된 접착층;
    상기 접착층의 측벽에 형성되며 상기 루테늄의 가장자리부에 접하는 캐패시터의 하부전극;
    상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하여 형성된 유전체; 및
    상기 유전체 상에 형성된 캐패시터의 상부전극
    을 포함하는 반도체 소자.
  2. 기판상에 형성된 콘택플러그 -상기 플러그는 최상부층에 물리기상증착된 루테늄을 포함함- ;
    상기 루테늄의 가장자리부에 접하여 상기 루테늄 상부로 확장되어 형성된 하부전극;
    상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하여 형성된 유전체; 및
    상기 유전체 상에 형성된 상부전극
    을 포함하는 반도체 소자의 캐패시터.
  3. 제1항에 있어서,
    상기 루테늄은 PVD 법 또는 CVD 법을 이용하여 형성된 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 루테늄은 PVD 법 또는 CVD 법을 이용하여 형성된 것을 특징으로 하는 반도체 소자의 캐패시터.
  5. 제1항에 있어서,
    상기 접착층은 20 ∼ 300Å의 두께를 갖는 Al2O3인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 하부전극은 50 ∼ 500Å의 두께를 갖는 루테늄인 것을 특징으로 하는반도체 소자.
  7. 제2항에 있어서,
    상기 하부전극은 50 ∼ 500Å의 두께를 갖는 루테늄인 것을 특징으로 하는 반도체 소자의 캐패시터.
  8. 최상부층에 루테늄을 포함하는 콘택플러그를 기판상의 제1 절연막을 관통하여 형성하는 단계;
    적어도 상기 루테늄이 노출되도록 오픈부를 갖는 제2 절연막을 상기 제1 절연막상에 형성하는 단계;
    상기 제2 절연막 오픈부의 측벽에 접착층을 형성하는 단계;
    상기 접착층의 측벽에 형성되되 상기 루테늄의 가장자리부에 접하는 하부전극을 형성하는 단계;
    상기 하부전극의 측벽과 상기 루테늄의 중심부에 접하는 유전체를 형성하는 단계; 및
    상기 유전체 상에 캐패시터의 상부전극을 형성하는 단계
    을 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제2 절연막 오픈부의 측벽에 접착층을 형성하는 단계는,
    상기 제2 절연막상에 접착층을 형성하는 단계;
    상기 제2 절연막의 표면이 노출될때까지 상기 접착층을 전면식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 접착층의 측벽에 형성되되 상기 루테늄의 가장자리부에 접하는 하부전극을 형성하는 단계는,
    상기 접착층을 포함하는 상기 제2 절연막상에 하부전극을 증착하는 단계;
    상기 제2 절연막의 표면이 노출되도록 상기 하부전극을 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제8항에 있어서,
    상기 제2 절연막 오픈부의 측벽에 접착층을 형성하는 단계에서,
    상기 접착층은 20 ∼ 300Å의 두께를 갖는 Al2O3인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제8항에 있어서,
    최상부층에 루테늄을 포함하는 콘택플러그를 기판상의 제1 절연막을 관통하여 형성하는 단계에서,
    상기 루테늄은 PVD법 또는 CVD법을 이용하여 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
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