KR960039356A - 반도체 소자의 전하저장전극 제조방법 - Google Patents

반도체 소자의 전하저장전극 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 전하저장전극 제조방법에 관한 것으로서, 필드산화막과 게이트 산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극과 제2도전층 패턴으로된 비트라인등을 형성하되 제1/제2도전층 패턴의 일부가 전하저장전극 콘택으로 예정되어 있는 부분상에 남도록 패턴닝한 후, 전하저장전극 콘택홀을 형성하고 상기 전하저장전극 콘택홀을 메우는 제3도전층 패턴을 형성하여 제1 내지 제3도전층 패턴으로된 전하저장전극을 형성하였으므로, 소자 크기의 증가나 단차의 증가없이 전하저장전극의 표면적이 증가되어 소자동작의 신뢰성이 향상된다.

Description

반도체 소자의 전하저장전극 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명의 일실시예에 따른 반도체소자의 전하저장전극 제조 공정도.
제3A도 내지 제3C도는 본 발명의 다른 실시예에 따른 반도체소자의 전하저장전극 제조 공정도.

Claims (6)

  1. 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드렌전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2층간절연막에서 게이트산화막까지 순차적으로 제거하여 제2도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제2 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  2. 제1항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록 하는 것을 특징으로 하는 반도체소자의 전하저장전극 제조방법.
  3. 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하되 전하저장전극 콘택을 예정되어 있는 부분상에 제1도전층 패턴의 일부가 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2층간절연막에서 게이트 산화막까지 순차적으로 제거하여 제1도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  4. 제3항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록 하는 것을 특징으로 하는 반도체소자의 전하저장전극 제조방법.
  5. 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하되, 전하저장전극 콘택으로 예정되어 있는 부분에 제1도전층 패턴이 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 제1층간 절연막을 형성하는 공정과, 상기 소오스/드레인전극에서 비트라인 콘택으로 예정되어있는 부분상의 제1층간절연막을 제거하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2층간절연막에서 게이트 산화막까지 순차적으로 제거하여 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 소오스/드레인 전극과 제1 및 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 내지 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  6. 제5항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록 하는 것을 특징으로 하는 반도체소자의 전하저장전극 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950008127A 1995-04-07 1995-04-07 반도체소자의 전하저장전극 제조방법 KR0172560B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100341227B1 (ko) * 1997-03-07 2002-11-18 가부시끼가이샤 도시바 어레이 기판 및 액정표시장치

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