KR970052384A - 반도체장치의 콘택홀 형성방법 - Google Patents

반도체장치의 콘택홀 형성방법 Download PDF

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KR970052384A
KR970052384A KR1019950059237A KR19950059237A KR970052384A KR 970052384 A KR970052384 A KR 970052384A KR 1019950059237 A KR1019950059237 A KR 1019950059237A KR 19950059237 A KR19950059237 A KR 19950059237A KR 970052384 A KR970052384 A KR 970052384A
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insulating film
interlayer insulating
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contact hole
forming
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KR1019950059237A
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Inventor
황한규
권혁남
Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 높은 단차를 갖는 반도체장치의 콘택홀을 스텝 커버리지가 나쁜 층간절연막을 이용하여 형성하는 반도체장치의 콘택홀 형성방법에 관한 것으로, 소자분리영역 및 게이트 전극이 형성된 기판상에 스텝 커버리지가 나빠 보이드를 발생시키는 제1층간절연막을 형성하는 공정과; 상기 제1층간절연막상에 제2층간절연막을 형성하는 공정과; 상기 제2층간절연막상에 포토레지스트를 도포하여 반도체장치의 콘택홀이 형성될 영역을 한정하여 패터닝하는 공정과; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제2층간절연막 및 상기 제1층간절연막을 순차적으로 식각하는 공정을 포함하고 있다. 이 방법에 의해 깊이가 깊어지고 폭이 좁아진, 높은 단자를 갖는 반도체장치의 콘택홀을 형성할 수 있다.

Description

반도체장치의 콘택홀 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2B도는 본 발명의 실시예에 따른 반도체장치의 콘택홀 형성방법을 보이는 순차 공정도.

Claims (3)

  1. 소자분리영역(12) 및 두 개의 게이트 전극(14)이 형성된 기판(10)의 상기 두개의 게이트 전극(14) 사이에 보이드(17)를 발생시키는 제1층간절연막(18a)을 형성하는 공정과; 상기 제1층간절연막(18a)상에 제2층간절연막(18b)을 형성하는 공정과; 상기 제2층간절연막(18b)상에 포토레지스트(20)를 도포하여 반도체장치의 콘택홀이 형성될 영역(21)을 한정하여 패터닝하는 공정과; 상기 포토레지스트 패턴을 마스크로 이용하여 반도체 장치의 콘택홀이 형성될 영역(21)의 상기 제2층간절연막(18b) 및 상기 제1층간절연막(18a)을 순차적으로 식각하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제1층간절연막(18a)은 TEOS, 또는 PSG 중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
  3. 제2항에 있어서, 상기 TEOS는 O2를 적어도 50% 이상의 범위에서 함유하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351888B1 (ko) * 1997-12-31 2002-11-18 주식회사 하이닉스반도체 반도체소자의 배선구조 및 형성방법
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KR20040038282A (ko) * 2002-10-31 2004-05-08 아남반도체 주식회사 비아 홀 형성 시 스파이크 현상 방지방법
KR100492898B1 (ko) * 2001-12-14 2005-06-03 주식회사 하이닉스반도체 반도체 소자 제조 방법
US8399327B2 (en) 2010-11-15 2013-03-19 Samsung Electronics Co., Ltd. Methods of manufacturing a semiconductor device

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