KR20030002752A - 반도체 소자의 제조 방법 - Google Patents

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조용태
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 로직(Logic) 소자를 포함한 반도체 소자의 제조 공정 중, 반도체 소자의 하부 배선이나 상부 배선을 연결하기 위한 콘택 위치의 패턴 애스펙트 비(Pattern Aspect Ratio) 조절과 후속 패턴간 완충층 증착(Buffer Layer Deposition)시 증착막이 갖는 매립 특성(Step-Coverage)을 이용하여 콘택이 형성될 부분에 갭 매립 한계(Gap-fill limit) 상황을 재현하여 통상의 콘택홀 식각 공정(Contact Hole Etch Process) 대신 보이드(Void)로 기존의 콘택홀을 대체할 수 있는 반도체 소자의 제조 방법에 관하여 기재된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 로직(Logic) 소자를 포함한 반도체 소자의 제조 공정 중, 반도체 소자의 하부 배선이나 상부 배선을 연결하기 위한 콘택이 형성될 부분에 갭 매립 한계(Gap-fill limit) 상황을 재현하여 통상의 콘택홀 식각 공정(Contact Hole Etch Process) 대신 보이드(Void)로 기존의 콘택홀을 대체하므로써, 초미세 패턴간에 콘택홀을 용이하게 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 로직 소자를 포함한 반도체 소자가 고집적화 되어감에 따라 각 패턴들의 크기도 작아지며, 패턴 형성 공정상의 어려운 문제들이 발생하고 있다. 특히 셀의 금속 배선은 매우 조밀하게 형성되어 배선과 배선간의 공간이 매우 좁아지고, 이 좁은 공간을 통해 기판과 상부 배선을 연결하기 위한 콘택홀을 형성할 때 콘택 형성 공정이 어려울 수밖에 없다. 이를 해결하기 위하여, 자기정렬콘택 식각 공정으로 콘택 패턴을 한번에 크게 형성시킨 후, 화학적 기계적 연마 방법과 같은 에치-백 공정을 적용하여 콘택홀을 형성하는 보편화 되어있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 각 도면의 (a)는 레이아웃을 도시한 것이고, (b)는 레이아웃의 B-B선을 따라 절단한 단면도를 도시한 것이고, (c)는 레이아웃의 C-C선을 따라 절단한 단면도를 도시한 것이다.
도 1을 참조하면, 반도체 소자를 구성하기 위한 여러 요소가 형성된기판(11) 상에 제 1 층간 절연막(12)을 형성한다. 제 1 층간 절연막(12)의 일부분을 식각 하여 콘택홀을 형성하고, 콘택홀을 매립하여 제 1 및 제 2 콘택 플러그(13a, 13b)를 형성한다. 금속 배선 공정을 실시하여 제 1 콘택 플러그(13a)에 연결되는 하부 배선(14)을 형성한다. 하부 배선(14) 상에는 후속 공정인 자기정렬 콘택 식각(Self-Align Contact Etch) 공정시 방지막 역할을 하는 캡 절연막(15)이 형성된다. 캡 절연막(15)은 산화물이나 질화물로 형성된다. 하부 배선(14)은 제 2 콘택 플러그(13b)를 사이에 두고 매우 조밀하게 형성된다. 제 2 콘택 플러그(13b)는 후에 형성될 상부 배선과 연결된다.
도 2를 참조하면, 캡 절연막(15)을 포함한 하부 배선(14)의 측면에 스페이서 절연막(16)을 형성한다. 스페이서 절연막(16)은 산화물이나 질화물로 형성된다. 이로 인하여, 하부 배선(14)은 캡 절연막(15) 및 스페이서 절연막(16)에 의해 완전히 둘러싸이게 된다. 스페이서 절연막(16)은 캡 절연막(15)과 함께 후속 공정인 자기정렬 콘택 식각(Self-Align Contact Etch) 공정시 방지막 역할을 한다.
도 3은 스페이서 절연막(16)을 포함한 전체 구조상에 폴리간 완충층(Buffer Poly-to-poly Layer)으로 제 2 층간 절연막(17)을 형성한다. 제 2 층간 절연막(17)은 BPSG, HDP등과 같은 산화물로 형성한다.
도 4는 제 2 층간 절연막(17)을 자기정렬 콘택식각 공정과 같은 고도의 기술(High Tech.)로 건식 식각(Dry Etch)하여 제 2 콘택 플러그(13b)가 노출되는 콘택홀(18)을 형성한다. 자기정렬 콘택 식각 공정은 0.18㎛ Tech. 이후의 소자(Device)에서 통상적으로 사용하는 홀 타입 자기정렬 콘택식각 공정(Hole TypeSAC Process)의 전형적인 방법이다.
상기와 같이 이루어지는 종래의 자기정렬 콘택홀(Self-Align Contact Hole) 형성 방법에서는 초 미세 패턴 사이에 하부 패턴과의 연결을 위하여 자기정렬 콘택식각 공정과 같은 고도의 식각 기술을 적용하는데, 이러한 자기정렬 콘택식각 공정은 차세대 소자에서 디자인 룰이 축소(Shrink)될수록 줄어드는 콘택 사이즈(Contact Size)에 대하여 포토레지스트 디파인(Photoresist Define), 식각 마진(Non SAC Fail Etch Marge) 확보, 콘택 개방 불량(Not Open Fail)이라는 문제점이 있다.
따라서, 본 발명은 로직 소자를 포함한 반도체 소자의 제조 공정 중, 반도체 소자의 하부 배선이나 상부 배선을 연결하기 위한 콘택이 형성될 부분에 갭 매립 한계 상황을 재현하여 통상의 콘택홀 식각 공정 대신 보이드로 기존의 콘택홀을 대체하므로써, 초미세 패턴간에 콘택홀을 용이하게 형성할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 다수의 제 1 및 제 2 콘택 플러그가 형성된 기판이 제공되는 단계; 상기 다수의 제 1 콘택 플러그에 연결되는 다수의 하부 배선을 형성하는 단계; 상기 하부배선의 측벽에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막을 포함한 전체 구조상에 층간 절연막을 형성하고, 상기 층간 절연막은 상기 제 2 콘택 플러그 부분에서 보이드가 형성되도록 하는 단계; 상기 층간 절연막을 일정 두께 제거하여 상기 제 2 콘택플러그가 노출되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 제 2 콘택 플러그와 연결되는 상부 배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 상기 하부 배선은 상기 제 1 콘택 플러그를 지나가는 부분의 폭을 좁게 하여 이웃하는 하부 배선과의 공간을 넓게 하거나, 상기 제 2 콘택 플러그 주변을 지나가는 부분의 폭을 넓게 하여 이웃하는 하부 배선과의 공간을 좁게 하여, 상기 제 2 콘택 플러그 주변에서 갭 매립 한계의 폭이 되도록 하고, 상기 제 2 콘택 플러그 주변을 제외한 모든 부분에서 갭 매립 한계 이상의 폭이 되도록 형성한다.
상기 층간 절연막은 상기 2 콘택 플러그 부분에서 보이드가 발생되게 하기 위해 갭 매립이 불량한 조건으로 산화물로 증착 하는데, 상기 갭 매립 불량 조건은 애스펙트 비, 증착막의 도판트 농도, 막 증착시 가스 비율 및 전력 제어와 같은 조건을 조절하여 이루어진다.
상기 콘택홀은 에치-백 공정으로 상기 층간 절연막을 하프-식각 하거나, 화학적 기계적 연마 공정으로 상기 층간 절연막을 하프-연마하여 형성한다.
상기 콘택홀의 개방 지역을 확보하기 위해 세정 공정을 실시하되, 상기 세정공정은 BOE, HF 또는 H3PO4와 같은 화학제를 이용한다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 5 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판12, 22: 제 1 층간 절연막
13a, 23a: 제 1 콘택 플러그13b, 23b: 제 2 콘택 플러그
14, 24: 하부 배선15, 25: 캡 절연막
16, 26: 스페이서 절연막17, 27: 제 2 층간 절연막
18, 28: 콘택홀29: 상부 배선
100: 보이드
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 5 내지 도 9는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 각 도면의 (a)는 레이아웃을 도시한 것이고, (b)는 레이아웃의 B-B선을 따라 절단한 단면도를 도시한 것이고, (c)는 레이아웃의 C-C선을 따라 절단한 단면도를 도시한 것이다.
도 5를 참조하면, 반도체 소자를 구성하기 위한 여러 요소가 형성된 기판(21) 상에 제 1 층간 절연막(22)을 형성한다. 제 1 층간 절연막(22)의 일부분을 식각 하여 콘택홀을 형성하고, 콘택홀을 매립하여 다수의 제 1 및 제 2 콘택 플러그(23a, 23b)를 형성한다. 금속 배선 공정을 실시하여 제 1 콘택 플러그(23a)에 연결되는 하부 배선(24)을 형성한다. 하부 배선(24) 상에는 후속 공정인 에치-백(Etch-back) 공정시 방지막 역할을 하는 캡 절연막(25)이 형성된다. 캡 절연막(25)은 산화물이나 질화물로 형성된다. 하부 배선(24)은 제 2 콘택 플러그(23b)를 사이에 두고 매우 조밀하게 형성된다. 제 2 콘택 플러그(23b)는 후에 형성될 상부 배선과 연결된다.
상기에서, 중요한 것은 하부 배선(24)의 폭을 다르게 형성한다는 것이다. 즉, 제 1 콘택 플러그(23a)를 지나가는 하부 배선(24)의 폭을 좁게 하여 이웃하는하부 배선(24)과의 공간을 넓게 하고, 제 2 콘택 플러그(23b) 주변을 지나가는 하부 배선(24)의 폭은 넓게 하여 이웃하는 하부 배선(24)과의 공간을 좁게 하므로 갭 매립 한계(Gap-fill limit) 상황을 재현시킨다. 더욱 자세히 표현하자면, 제 2 콘택 플러그(23b)에는 후에 상부 배선과의 연결을 위한 콘택홀이 형성되는데, 이 콘택홀이 형성될 부분의 하부 배선(24)간 공간을 좁게 한다. 제 2 콘택 플러그(23b) 부분의 하부 배선(24)간 공간을 좁게 하는 것도 중요하지만, 다른 부분의 하부 배선(24)간 공간을 넓게 하는 것도 중요하다. 이는 후술되는 공정에서 그 이유가 밝혀질 것이다.
도 6을 참조하면, 캡 절연막(25)을 포함한 하부 배선(24)의 측면에 스페이서 절연막(26)을 형성한다. 스페이서 절연막(26)은 산화물이나 질화물로 형성된다. 이로 인하여, 하부 배선(24)은 캡 절연막(25) 및 스페이서 절연막(26)에 의해 완전히 둘러싸이게 된다. 스페이서 절연막(26)은 캡 절연막(25)과 함께 후속 공정인 에치-백 공정시 방지막 역할을 한다.
도 7을 참조하면, 스페이서 절연막(26)을 포함한 전체 구조상에 폴리간 완충층(Buffer Poly-to-poly Layer)으로 제 2 층간 절연막(27)을 형성한다. 제 2 층간 절연막(27)은 BPSG, HDP등과 같은 산화물로 형성한다.
여기서, 중요한 것은 제 2 콘택 플러그(23b) 상에 형성된 제 2 층간 절연막(27)에 보이드(void; 100)를 생기게 한다는 것이다. 이는 제 2 콘택 플러그(23b) 주변을 지나가는 넓은 폭의 하부 배선(24)에 의해 하부 배선(24)간의 공간을 갭 매립 한계 상황이 재현되도록 했기 때문에 보이드(100) 형성이 가능하다. 그런데, 이외의 부분은 도 7b에 도시된 바와 같이 하부 배선(24)간의 공간이 넓어야 된다. 그렇지 않고 공간이 좁아 보이드가 발생될 경우 본 발명을 실현할 수 없게된다. 즉, 제 2 콘택 플러그(23b) 이외의 부분에 보이드가 발생될 경우, 보이드가 발생된 부분이 후속 에치-백 공정으로 제 2 콘택 플러그(23b)에 콘택홀을 형성할 때 불필요한 홀을 형성하게 되고, 이 불필요한 홀은 상부 배선을 형성하기 위한 증착 공정 및 패터닝 공정시 배선 물질이 매립되어 배선간 단락(short) 현상을 유발시키는 등 문제를 발생시킨다.
본 발명에서 중요한 보이드(100)는 제 2 층간 절연막(27)에 의해 형성되는데, 제 2 층간 절연막(27)으로 사용되는 BPSG, HDP 등과 같은 물질을 증착할 때 높은 애스펙트 비(high Aspect Ratio)를 갖는 배선간의 공간 영역(Line-to-Line Spacing Region)에 갭 매립(Gap-Fill) 불량을 유발시키므로 보이드(100)가 생성되며, 갭 매립 불량은 패턴 애스펙트 비(Pattern Aspect-Ratio), 증착막의 도판트(Film Dopant) 농도, 막 증착시 가스 비율(Gas Ratio) 및 전력 제어(Power Control)등을 조절하므로 가능하다. 제 2 층간 절연막(27)으로 BPSG를 사용할 경우 보론(Boron) 과 인(Phosphorus) 농도를 이용하여 갭 매립 한계 현상을 구현하고, HDP를 사용할 경우 SiH4/O2유량비를 조절하거나, RF 전력을 조절하여 갭 매립 한계 현상을 구현시킨다.
도 8을 참조하면, 에치-백이나 화학적 기계적 연마 공정으로 제 2 층간 절연막(27)을 하프-식각(half-etch) 또는 하프-연마(half-polishing)하고, 이로 인하여하부 배선(24)간 공간이 넓은 지역에는 제 2 층간 절연막(27)이 남아있고, 하부 배선(24)간의 공간이 좁은 지역에는 보이드(100)로 인해 제 2 층간 절연막(27)이 제거되어 제 2 콘택 플러그(23b)가 노출되는 콘택홀(28)이 형성된다. 에치-백이나 화학적 기계적 연마 공정은 콘택홀(28)을 양호하게 개방시키기 위해 캡 절연막(25)의 상단부가 충분히 노출될 때까지 실시하는 것이 바람직하다. 콘택홀(28)의 개방 지역(Open area)을 확보하기 위해 습식 식각(Wet Etch) 장비에서 BOE, HF 또는 H3PO4와 같은 화학제를 이용한 세정 공정(Cleaning Process)을 적용하면 효과적이다.
9를 참조하면, 콘택홀(28)을 통해 제 2 콘택 플러그(23b)와 연결되는 상부 배선(29)을 형성한다.
상기와 같이 이루어지는 본 발명은 종래의 자기정렬 콘택홀(Self-Align Contact Hole) 형성 방법으로 초 미세 패턴 사이에 하부 패턴과의 콘택(Contact)을 하고자 자기정렬 콘택식각(SAC) 공정이라는 고도의 기술을 요하는 건식 식각 구현시 디자인 축소(Design Shrink)를 할수록 줄어드는 콘택 사이즈(Contact Size)에 대하여 포토레지스트 디파인(Photoresist Define), 식각 마진(Non SAC Fail Etch Marge) 확보, 콘택 개방 불량(Not Open Fail)이라는 문제점을 해결시키며 콘택 식각 공정 생략(Contact Etch Process Skip)에 따른 생산비용 절감(Coat Down)을 이룰 수 있다.
상술한 바와 같이, 본 발명은 초 미세 폴리 라인 패턴(Poly Line Pattern) 디자인시 패턴 애스펙트 비를 고려하여 각기 다른 배선과 배선간의 공간을 형성하여 후속 폴리간 버퍼층 증착(Buffer Poly to Poly Layer Deposition) 진행시 증착막(Deposition Film) 매립 특성(Step Coverage)에 따라 특정 배선간 영역(Line-to-Line Spacing Region)에 갭 매립 한계(Gap-Fill Limit) 상황을 유도하여 콘택홀 형성용 보이드를 형성하여 특수한 콘택홀 식각 공정(Contact Hole Etch Process) 없이 상하부 층 간에 콘택이 가능하도록 하는 방법으로, 종래 초 미세 패턴간 콘택을 위하여 고도의 기술이 요구되는 다층 자기정렬 콘택식각 공정(Multi-layer Self-Align Contact Etch Process)의 이용으로 야기되는 공정 마진과 생산비용 문제를 해결할 수 있다. 이로 인하여, 상하부 층에 대한 특정한 콘택이 불필요하므로 콘택에 관련된 공정, 디자인 마진을 확보할 수 있으며, 로직 소자를 포함한 반도체 소자의 고집적화, 수율 향상, 생산 단가 하락, 공정 단순화 등을 이룰 수 있다.

Claims (17)

  1. 다수의 제 1 및 제 2 콘택 플러그가 형성된 기판이 제공되는 단계;
    상기 다수의 제 1 콘택 플러그에 연결되는 다수의 하부 배선을 형성하는 단계;
    상기 하부 배선의 측벽에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막을 포함한 전체 구조상에 층간 절연막을 형성하고, 상기 층간 절연막은 상기 제 2 콘택 플러그 부분에서 보이드가 형성되도록 하는 단계;
    상기 층간 절연막을 일정 두께 제거하여 상기 제 2 콘택플러그가 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 제 2 콘택 플러그와 연결되는 상부 배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 배선은 폭이 다르게 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하부 배선은 상기 제 1 콘택 플러그를 지나가는 부분의 폭을 좁게 하여 이웃하는 하부 배선과의 공간을 넓게 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 1 항 또는 제 2 항에 있어서,
    상기 하부 배선은 상기 제 2 콘택 플러그 주변을 지나가는 부분의 폭을 넓게 하여 이웃하는 하부 배선과의 공간을 좁게 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부 배선은 상기 제 2 콘택 플러그 주변에서 갭 매립 한계의 폭이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 하부 배선은 상기 제 2 콘택 플러그 주변을 제외한 모든 부분에서 갭 매립 한계 이상의 폭이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 하부 배선은 상기 제 1 콘택 플러그 주변에서 갭 매립 한계 이상의 폭이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 배선을 그 상부에 캡 절연막이 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 캡 절연막은 산화물이나 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 스페이서 절연막은 산화물이나 질화물로 형성하는 것을 특징으로 하는반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 층간 절연막은 BPSG 및 HDP와 같은 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 층간 절연막은 상기 2 콘택 플러그 부분에서 보이드가 발생되게 하기 위해 갭 매립이 불량한 조건으로 산화물로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 갭 매립 불량 조건은 애스펙트 비, 증착막의 도판트 농도, 막 증착시 가스 비율 및 전력 제어와 같은 조건을 조절하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 콘택홀은 에치-백 공정으로 상기 층간 절연막을 하프-식각 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 콘택홀은 화학적 기계적 연마 공정으로 상기 층간 절연막을 하프-연마하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 콘택홀의 개방 지역을 확보하기 위해 세정 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 세정 공정은 BOE, HF 또는 H3PO4와 같은 화학제를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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