KR20020009771A - 반도체장치의 배선패턴 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 230000000149 penetrating effect Effects 0.000 claims abstract 2
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 8
- 239000012774 insulation material Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 94
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 반도체장치의 배선패턴 형성방법에 관한 것으로서, 특히, 소정의 절연층상에 형성되는 배선패턴을 배선/불순물 확산영역 또는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric, IMD)의 소정부위를 제거하여 배선이 형성될 공간을 정의한 다음 이 공간에 도전층을 텅스텐 등으로 형성하여 배선을 형성하므로서 좁은 선폭을 갖는 배선패턴 구현시 이물의 발생을 최소화하고 배선을 두껍게 형성하여 배선저항을 충분히 낮추도록 하고 일회의 평탄화공정으로 단차를 최소화하여 공정을 단순화한 반도체장치의 배선형성 방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선패턴 형성방법은 제 1 도전층이 형성된 반도체기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 도전층과 접촉하며 상기 제 1 절연층을 관통하도록 상기 제 1 절연층에 도전성 플러그를 형성하는 단계와, 상기 플러그를 포함하는 상기 제 1 절연층 상에 상기 제 1 절연층과 식각선택비가 큰 절연물질로 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층의 소정 부위를 제거하여 상기 플러그의 상부 표면을 노출시키며 소정의 패턴을 갖는 트렌치를 형성하는 단계와, 상기 트렌치를 도전성 물질로 충전시켜 배선을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 배선패턴 형성방법에 관한 것으로서, 특히, 소정의 절연층상에 형성되는 배선패턴을 배선/불순물 확산영역 또는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric, IMD)의 소정부위를 제거하여 배선이 형성될 공간을 정의한 다음 이 공간에 도전층을 텅스텐 등으로 형성하여 배선을 형성하므로서 좁은 선폭을 갖는 배선패턴 구현시 이물의 발생을 최소화하고 배선을 두껍게 형성하여 배선저항을 충분히 낮추도록 하고 일회의 평탄화공정으로 단차를 최소화하여 공정을 단순화한 반도체장치의 배선형성 방법에 관한 것이다.
반도체장치의 소자간 전기적 연결을 위한 배선연결부 및 배선 형성기술은 층간절연층의 콘택홀 또는 비아홀(via hole) 내에 배리어층과 텅스텐 등으로 플러그를 형성한 다음 플러그 상에 알루미늄 등의 도전층을 증착 후 패터닝하여 배선을 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
즉, 소자의 집적도가 증가함에 따라 소자의 배선 선폭 또한 감소하게 되어 좁은 폭을 갖는 배선 구현시 배선간의 단락, 개방, 과도식각, 언더에치(underetch), 식각 또는 도전층 증착시 이물발생 등의 문제가 발생한다.
또한, 배선층의 두께가 감소하여 배선저항이 증가하게 된다. 즉, 좁은 폭의 배선패턴을 구현하기 위하여 배선층의 두께와, 평탄도 및 포토레지스트의 도포 두께, 식각가스의 혼합비 등의 여러 인자들을 최적화하여도, 최종 배선패턴의 폭과 높이에 한계가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배선패턴 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 소자격리용 필드산화막(11), 소스/드레인으로 사용되는 소정의 불순물 확산영역(14)과 게이트산화막(12) 및 게이트(13)가 형성되고 실리콘 등으로 이루어진 반도체기판(10) 위에 절연층(15)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 하부의 배선일 수도 있고, 절연층(15)은 산화막 등의 금속배선절연물질(inter-metal dielectric)을 사용하여형성한다. 이때, 절연층(15)은 약 10000Å 두께의 BPSG(borophospho silicate glass)로 형성하거나, TEOS(tetraethylortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 절연층(15)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 불순물 확산영역(14) 등을 노출시키는 접촉홀 내지는 비아홀을 형성한다.
그 다음, 접촉홀내에 Ti/TiN 등의 배리어 금속층과 텅스텐 등의 도전물질을 차례로 매립하도록 절연층(15) 상에 형성한 다음, 전면에 에치백을 실시하여 접촉홀내에 플러그(16)를 형성하고 절연층(15)상에는 배리어금속층(17)을 잔류시킨다.
도 1b를 참조하면, 텅스텐으로 상부 표면이 노출된 플러그(16)와 잔류한 배리어금속층(17)상에 도전층(18)을 소정의 두께로 증착하여 형성한다. 이때, 도전층(18)은 알루미늄 등의 금속을 약 5000Å 두께로 스퍼터링 또는 화학기상증착으로 형성할 수 있다.
도 1c를 참조하면, 도전층상에 포토레지스트를 도포한 다음, 배선패턴을 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 형성될 배선패턴만을 덮는 포토레지스트패턴(도시안함)을 형성한 후, 이로부터 보호되지 않는 부위의 도전층과 배리어금속층을 소정의 식각가스를 사용하는 건식식각 등의 비등방성식각으로 제거하여 절연층(15) 표면을 노출시킨다. 따라서, 잔류한 배리어금속층(170)과 도전층(180)으로 이루어진 배선패턴(170/180)을 형성한다.
이후, 도시되지는 않았지만, 배선패턴간의 절연을 위한 IMD(inter-metal dielectric)층을 배선패턴과 절연층(15)상에 형성한 후 평탄화공정을 실시한다.
그러나, 종래 기술에 따른 반도체장치의 배선패턴 형성방법은 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
즉, 소자의 집적도가 증가함에 따라 소자의 배선 선폭 또한 감소하게 되어 좁은 폭을 갖는 배선 구현시 배선간의 단락, 개방, 과도식각, 언더에치(underetch), 식각 또는 도전층 증착시 이물발생 등의 문제가 발생한다.
또한, 배선층의 두께가 감소하여 배선저항이 증가하게 된다. 즉, 좁은 폭의 배선패턴을 구현하기 위하여 배선층의 두께와, 평탄도 및 포토레지스트의 도포 두께, 식각가스의 혼합비 등의 여러 인자들을 최적화하여도, 최종 배선패턴의 폭과 높이에 한계가 있는 문제점이 있다.
따라서, 본 발명의 목적은 소정의 절연층상에 형성되는 배선패턴을 배선/불순물 확산영역 또는 배선들을 연결하는 배선연결부의 플러그를 형성하고 배선절연층(intermetal dielectric, IMD)의 소정부위를 제거하여 배선이 형성될 공간을 정의한 다음 이 공간에 도전층을 텅스텐 등으로 형성하여 배선을 형성하므로서 좁은 선폭을 갖는 배선패턴 구현시 이물의 발생을 최소화하고 배선을 두껍게 형성하여 배선저항을 충분히 낮추도록 하고 일회의 평탄화공정으로 단차를 최소화하여 공정을 단순화한 반도체장치의 배선패턴 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선패턴 형성방법은 제 1 도전층이 형성된 반도체기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 도전층과 접촉하며 상기 제 1 절연층을 관통하도록 상기 제 1 절연층에 도전성 플러그를 형성하는 단계와, 상기 플러그를 포함하는 상기 제 1 절연층 상에 상기 제 1 절연층과 식각선택비가 큰 절연물질로 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층의 소정 부위를 제거하여 상기 플러그의 상부 표면을 노출시키며 소정의 패턴을 갖는 트렌치를 형성하는 단계와, 상기 트렌치를 도전성 물질로 충전시켜 배선을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배선패턴 형성방법을 도시하는 공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 배선패턴 형성방법을 도시하는 공정단면도
본 발명은 하부 도전층과 상부 배선층을 연결하고 제 1 배리어금속층을 개재한 플러그를 BPSG 등으로 이루어진 하부 절연층내에 형성한 후, TEOS 등으로 IMD층을 플러그와 하부 절연층상에 두껍게 증착한 다음, 플러그의 상부 표면이 노출되도록 실제 배선패턴과 동일한 패턴대로 IMD층을 식각하여 트렌치를 형성하고, 노출된 플러그 표면을 포함하는 트렌치 내부에 제 2 배리어금속층을 개재한 배선층을 텅스텐 등으로 형성하므로서, 종래 기술에서 배선패턴을 형성하기 위하여 도전층 증착 후 도전층을 패터닝하는 기술과 크게 차별된다.
즉, 종래 기술에서는 콘택홀에 배리어 금속층과 플러그 형성용 도전층을 형성한 다음, 플러그 형성시 배리어 금속층을 콘택홀 외부의 절연층상에도 잔류시켰지만, 본 발명에서는 플러그 형성용 에치백시 하부 절연층상에서 배리어금속층을 완전히 제거한다.
이후, 종래 기술에서는 알루미늄등을 증착한 후 사진식각하여 배선패턴을 형성하였으나, 본 발명에서는 하부 절연층 상에 IMD층으로 TEOS를 두껍게 형성한 후, 실제배선패턴과 동일한 형태의 트렌치를 IMD층에 형성하고, 다시 배리어 금속층을 개재한 텅스텐 등의 도전성 플러그를 트렌치내에 형성하므로서 배선패턴을 완성한다.
따라서, 본 발명에서는, 알루미늄층을 형성하여 배선을 형성하는 대신, TEOS층을 두껍게 형성하고, 이를 패터닝하여 배선패턴이 형성될 골 내지는 트렌치를 TEOS층에 형성한다. 따라서, 트렌치의 폭은 콘택홀 등의 개구부 형성시와 마찬가지로 높은 종횡비를 갖도록 형성할 수 있으므로 종래 기술에서 형성할 수 있었던 것보다 좁게 형성할 수 있다.
즉, 본 발명에서는 하부 플러그의 텅스텐 부위가 노출되고 배선패턴이 형성될 트렌치를 형성한 다음, Ti/TiN등으로 배리어 금속층을 형성하고 다시 그 위에 텅스텐 등의 도전층을 형성하고, 에치백 등으로 TEOS층의 상부 표면을 노출시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 배선패턴 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 소자격리용 필드산화막(21), 소스/드레인으로 사용되는 소정의 불순물 확산영역(24)과 게이트산화막(22) 및 게이트(23)가 형성되고 실리콘 등으로 이루어진 반도체기판(20) 위에 제 1 절연층(25)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(20)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 하부의 배선일 수도 있고, 제 1 절연층(25)은 산화막 등의 절연물질을 사용하여 형성한다. 이때, 제 1 절연층(25)은 소정 두께의 BPSG(borophospho silicate glass)로 형성할 수 있으며, 그 주성분은SiO2이다.
그리고, 제 1 절연층(25)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 불순물 확산영역(24) 등을 노출시키는 접촉홀 내지는 비아홀을 형성한다. 이때, 비어홀이 형성되는 경우, 비어홀에 의하여 노출되는 부위는 하부배선 부위이다.
그 다음, 접촉홀내에 Ti/TiN 등의 확산방지용 배리어 금속층(도시안함)과 텅스텐 등의 도전물질층을 차례로 매립하도록 제 1 절연층(25) 상에 형성한 다음, 전면에 에치백을 실시하여 접촉홀내에 잔류한 배리어금속층과 도전물질층으로 이루어진 플러그(26)를 형성하고 제 1 절연층(25)의 표면이 노출되도록 배리어금속층을 완전히 제거한다.
도 2b를 참조하면, 플러그(26) 표면을 포함하는 BPSG로 이루어진 제 1 절연층(25)상에 제 2 절연층(27)으로 산화막을 증착하여 형성한다. 이때, 제 2 절연층(27)은 제 1 층간절연층(25)과 식각선택비가 큰 절연물질(inter-metal dielectric)으로 형성하며, 이 경우 TEOS(tetra-ethylortho silicate)로 형성할 수 있고 그 주성분은 SiO2이다.
그리고, 제 2 절연층(27)상에 포토레지스트를 도포한 다음, 플러그(26) 상부 표면을 포함하며 배선패턴을 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 형성될 배선패턴 부위의 제 2 절연층 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한 후, 이로부터 보호되지 않는 부위의 제 2 절연층을 소정의 식각가스를 사용하는 건식식각 등의 비등방성식각으로 제거하여 플러그(26) 상부 표면을 포함하는 제 1 절연층(25) 표면을 노출시키는 배선 형성부위인 트렌치(T)를 형성한다. 따라서, 제 2 절연층(27) 내에 형성된 트렌치(T)는 실제 배선패턴과 일치하게 된다. 이때, 트렌치(T) 형성을 위한 식각시, 제 1 절연층(25)의 일부까지 과도식각하여 플러그(28)의 노출부위 표면적을 확장시켜 이후 형성될 배선패턴과 플러그(26)의 접촉을 개선할 수 있다.
그리고, 포토레지스트패턴을 산소애슁(O2ashing) 등의 방법으로 제거한다.
도 2c를 참조하면, 노출된 플러그(26) 표면을 포함하는 트렌치내에 Ti/TiN 등으로 이루어진 배리어 금속층(도시안함)과 텅스텐 등의 도전물질을 차례로 매립하도록 제 2 절연층(27) 상에 형성한 다음, 전면에 에치백 등을 실시하여 트렌치내에 잔류한 배리어금속층과 텅스텐 등으로 이루어진 배선패턴(28)을 형성하고 제 2 절연층(27)의 상부 표면을 완전히 노출시킨다.
따라서, 완성된 배선패턴(28)의 표면과 제 2 절연층(27)의 표면은 단차가 거의 없으므로 후속공정 진행을 위한 별도의 평탄화공정이 필요하지 않다.
따라서, 본 발명은 플러그와 상부배선의 접촉면이 종래 보다 월등하게 증가하여 배선연결부의 저항을 감소시키며, 배선패턴이 트렌치와 동일한 디멘션을 갖도록 형성되므로 더욱 선폭이 작지만 배선의 두께는 증가한 배선패턴이 형성가능하므로 배선의 저항을 충분히 낮출 수 있고, 종래에서와 같이 배선패턴을 위한 도전층증착/패터닝공정/평탄화공정이 필요하지 않으므로 이물발생과 과도식각 문제가 해결되고 공정이 단순화되는 장점이 있다.
Claims (5)
- 제 1 도전층이 형성된 반도체기판상에 제 1 절연층을 형성하는 단계와,상기 제 1 도전층과 접촉하며 상기 제 1 절연층을 관통하도록 상기 제 1 절연층에 도전성 플러그를 형성하는 단계와,상기 플러그를 포함하는 상기 제 1 절연층 상에 상기 제 1 절연층과 식각선택비가 큰 절연물질로 제 2 절연층을 형성하는 단계와,상기 제 2 절연층의 소정 부위를 제거하여 상기 플러그의 상부 표면을 노출시키며 소정의 패턴을 갖는 트렌치를 형성하는 단계와,상기 트렌치를 도전성 물질로 충전시켜 배선을 형성하는 단계로 이루어진 반도체장치의 배선패턴 형성방법.
- 청구항 1에 있어서,상기 도전성 플러그와 상기 제 1 도전층 및 상기 제 1 절연층 사이에 확산방지용 제 1 배리어 금속층을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선패턴 형성방법.
- 청구항 1에 있어서,상기 제 1 도전층은 불순물 확산영역이나 하부배선으로 형성한 것이 특징인 반도체장치의 배선패턴 형성방법.
- 청구항 1에 있어서,상기 트렌치와 상기 배선 사이에 확산방지용 제 2 배리어 금속층을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선패턴 형성방법.
- 청구항 1에 있어서,상기 제 1 절연층은 BPSG(borophospho silicate glass)로 형성하고 상기 제 2 절연층은 TEOS(tetraethylortho silicate)로 형성하는 것이 특징인 반도체장치의 배선패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043203A KR100349346B1 (ko) | 2000-07-26 | 2000-07-26 | 반도체장치의 배선패턴 형성방법 |
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Publications (2)
| Publication Number | Publication Date |
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| KR20020009771A true KR20020009771A (ko) | 2002-02-02 |
| KR100349346B1 KR100349346B1 (ko) | 2002-08-21 |
Family
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| KR1020000043203A KR100349346B1 (ko) | 2000-07-26 | 2000-07-26 | 반도체장치의 배선패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100349346B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102860B1 (ko) * | 2009-06-15 | 2012-01-11 | 금호산업주식회사 | 에너지절약형 외피시스템 |
-
2000
- 2000-07-26 KR KR1020000043203A patent/KR100349346B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102860B1 (ko) * | 2009-06-15 | 2012-01-11 | 금호산업주식회사 | 에너지절약형 외피시스템 |
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| Publication number | Publication date |
|---|---|
| KR100349346B1 (ko) | 2002-08-21 |
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