KR20000027820A - 반도체 장치의 도전체 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 도전체 플러그 형성 방법에 관한 것으로서, 특히 본 발명의 제조 방법은 상기 하부 배선을 둘러싼 하부 층간 절연막에 하부 배선 표면을 개방하는 제 1 개구부를 형성하며, 개구부 및 개구부 근방의 하부 층간 절연막 표면에 제 1 장벽 금속막을 형성하며, 제 1 장벽 금속막 및 하부 층간 절연막 전면에 상부 층간 절연막을 증착하여 제 1 개구부 내를 매립하며, 제 1 개구부에 대응하는 제 1 장벽 금속막이 개방되도록 상부 층간 절연막을 선택 식각하여 제 2 개구부를 형성하며, 제 2 개구부 및 상부 층간 절연막 상부에 제 1 장벽 금속막보다 산화막과의 접착력이 높은 물질로 제 2 장벽 금속막을 형성하며, 제 2 개구부 내에 도전체를 매립하여 제 1 및 제 2 장벽 금속막에 의해 하부 배선과 연결되는 도전체 플러그를 형성하는 제조 공정으로 이루어진다. 따라서 본 발명은 평탄화 공정시 층간 절연막과 장벽 금속막의 계면에 틈이 발생한다 하더라도 세정 공정시 화학물의 침투를 하부의 Ti막이 막아주기 때문에 하부 금속 라인의 부식을 방지하며, 콘택 또는 비아의 개방을 방지하여 제조 수율을 크게 향상시킬 수 있다.
Description
본 발명은 다층 배선간의 수직 연결을 위한 반도체 장치의 도전체 플러그 형성 방법에 관한 것으로서, 특히 도전체 플러그 표면의 평탄화를 위한 화학적 기계적 연마 공정시 하부 배선의 화학적 침식을 방지할 수 있어 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 장치의 도전체 플러그 형성 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 반도체 장치의 개구부(콘택홀 내지 비아)는 크기가 작아지며 어스펙트비(Aspect ratio)는 증가하게 된다. 이에 도전체 플러그 공정은 우수한 단차 도포성(Step coverage)을 가지면서 낮은 콘택저항을 갖도록 하는 기술을 요구하게 되었다.
도 1a 내지 도 1e는 통상적인 반도체 장치의 도전체 플러그 형성 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 종래 기술에 의한 제조 공정은 다음과 같다.
우선, 도 1a에 나타난 바와 같이 배선 공정을 실시하여 실리콘 기판(10)에 하부 배선(12)을 형성한 후에 도 1b에 나타난 바와 같이 하부 배선(12)을 둘러싼 층간 절연막(14)을 형성한다. 이때 상기 층간 절연막(14)은 화학적 기계적 연마 공정에 의해 표면이 평탄화된다.
그 다음 도 1c에 나타난 바와 같이 사진 및 식각 공정을 실시하여 상기 층간 절연막(14) 내에 하부 배선(12) 표면이 개방되는 개구부(16)를 형성한다.
이어서 도 1d에 나타난 바와 같이 상기 층간 절연막(14) 상부에 도전체와 절연체의 접착력을 향상시키면서 전자의 마이그레이션을 방지하고자 장벽 금속막(19)으로서 Ti(17)과 TiN(18)을 순차적으로 증착한다. 여기서 Ti막(17)은 400Å 정도의 두께로 증착되며, TiN막(18)은 700Å 정도의 두께로 증착된다. 그 다음 상기 장벽 금속막(19) 상부에 도전체(20)로서 텅스텐을 증착한 후에 SF6을 기본 가스로 사용하여 텅스텐(20)을 약 80% 전면 식각한다.
이어서 이후 상부 배선을 형성하기 전에 매립된 텅스텐 표면의 평탄화를 위해서 상기 텅스텐(20) 및 장벽 금속막(19)이 층간 절연막(14)의 표면 높이와 동일할 때까지 화학적 기계적 연마 공정을 실시한다. 이로 인해 도 1e에 나타난 바와 같이 층간 절연막(14) 내에는 장벽 금속막(19')을 통해서 하부 배선(12)과 연결되는 도전체 플러그(20')가 형성된다.
일반적으로 상기와 같은 제조 공정에 의한 도전체 플러그(20')는 화학적 기계적 연마 공정 후 Ti막(17) 계면이 노출된다. 그리고, 장벽 금속막(19)의 Ti막(17)과 층간 절연막(14)의 산화막 사이의 계면에서 약간의 틈이 생길 경우 클리닝 공정은 화학적 기계적 연마 공정의 슬러리에 의한 층간 절연막(14) 표면 위의 오염된 금속 이온을 제거하고자 사용하는 화학물(HF, BOE, 구연산 등)이 접착력이 불량한 Ti막(17)을 따라서 침투한다.
그러므로, 종래 기술에 의한 도전체 플러그 공정은 비아 저항의 증가와 더불어 하부 배선의 부식으로 인한 금속 배선의 전기적 불량을 야기시켜 소자의 특성 및 성능이 크게 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 도전체 플러그를 정의하기 위한 개구부 내에 후속 화학적 기계적 연마 및 클리닝 공정시 화학물이 하부 배선층으로 침투되는 것을 방지하도록 장벽 금속막을 형성함으로써 반도체 장치의 배선 특성을 향상시킬 수 있는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법을 제공하는데 있다.
도 1a 내지 도 1e는 통상적인 반도체 장치의 도전체 플러그 형성 방법을 설명하기 위한 공정 순서도이며,
도 2a 내지 도 2j는 본 발명에 따른 반도체 장치의 도전체 플러그 형성 방법을 설명하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
30: 실리콘 기판 32: 하부 배선
34: 하부 층간 절연막 36: 제 1 개구부
38: 제 1 장벽 금속막 39,42: 포토레지스트 패턴
40: 상부 층간 절연막 43: 제 2 개구부
44: 제 2 장벽 금속막 46: 도전체
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 장치의 하부 배선과 상부 배선을 수직으로 연결하기 위한 도전체 플러그를 형성함에 있어서, 상기 하부 배선을 둘러싼 하부 층간 절연막에 하부 배선 표면을 개방하는 제 1 개구부를 형성하는 단계와, 상기 개구부 및 개구부 근방의 하부 층간 절연막 표면에 제 1 장벽 금속막을 형성하는 단계와, 상기 제 1 장벽 금속막 및 하부 층간 절연막 전면에 상부 층간 절연막을 증착하여 제 1 개구부 내를 매립하는 단계와, 상기 제 1 개구부에 대응하는 제 1 장벽 금속막이 개방되도록 상부 층간 절연막을 선택 식각하여 제 2 개구부를 형성하는 단계와, 상기 제 2 개구부 및 상부 층간 절연막 상부에 상기 제 1 장벽 금속막보다 산화막과의 접착력이 높은 물질로 제 2 장벽 금속막을 형성하는 단계와, 상기 제 2 개구부 내에 도전체를 매립하여 상기 제 1 및 제 2 장벽 금속막에 의해 하부 배선과 연결되는 도전체 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 제 1 장벽 금속막은 Ti을 이용하며, 두께는 300∼500Å으로 한다.
본 발명의 제조 방법에 있어서, 상기 제 2 장벽 금속막은 TiN을 이용하며, 두께는 600∼800Å으로 한다.
본 발명의 제조 방법에 의하면, 제 1 장벽 금속막이 층간 절연막 내부에 쌓여 있으며 평탄화 공정시 산화막과의 접착력이 높은 제 2 장벽 금속막 계면이 노출되기 때문에 제 2 장벽 금속막과 층간 절연막 계면에 발생되는 틈을 최소화할 수 있으며 혹 틈이 발생한다 하더라도 제 1 장벽 금속막이 틈 사이로 흘러내리는 슬러리 내지 화학물의 침투를 막아준다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 장치의 도전체 플러그 형성 방법을 설명하기 위한 공정 순서도이다.
본 발명의 제조 공정은 우선, 도 2a 내지 도 2b에 나타난 바와 같이 실리콘 기판(30)에 금속 배선 공정에 의한 하부 배선(32)을 형성하고, 그 위에 하부 배선(32)을 둘러싸도록 하부 층간 절연막(34)을 증착한다.
그 다음 도 2c에 나타난 바와 같이 사진 및 식각 공정을 실시하여 도전체 플러그 영역을 정의하고자 상기 층간 절연막(34)을 선택 식각하여 하부 배선(32) 표면이 일부 개방되는 제 1 개구부(36)를 형성한다.
그리고, 도 2d 내지 도 2e에 나타난 바와 같이 제 1 개구부(36)가 형성된 층간 절연막(34) 상부에 제 1 장벽 금속막(38)으로서 Ti을 400Å의 두께로 증착한다. 이어서 사진 공정을 실시하여 Ti막(38) 상부에 포토레지스트 패턴(39)을 형성하고, 식각 공정을 이용하여 제 1 개구부(36)와 그 근방을 제외한 Ti막(38)을 식각한 후에 상기 패턴(39)을 제거한다.
이어서 도 2f 내지 도 2g에 나타난 바와 같이 상기 Ti막(38) 및 하부 층간 절연막(34) 전면에 상부 층간 절연막(40)을 형성하고, 다시 도전체 플러그 영역을 정의하고자 사진 공정을 실시하여 상기 층간 절연막(40) 상부에 포토레지스트 패턴(42)을 형성한다.
그 다음 식각 공정으로 상기 패턴(42)에 맞추어서 상기 제 1 개구부(36)에 대응한 위치의 상기 상부 층간 절연막(40)을 식각한다. 이에 따라 도 2h에 나타난 바와 같이 상부 층간 절연막(40') 내에는 상기 Ti막(38) 표면이 개방되는 제 2 개구부(43)가 형성된다.
이어서 상기 패턴(42)을 제거하고, 도 2i에 나타난 바와 같이 상기 제 2 개구부(43)를 포함한 상부 층간 절연막(40') 전면에 상기 Ti막(38)보다 산화막과의 접착력이 높은 제 2 장벽 금속막(44)으로서 TiN을 증착한다. 여기서, 상기 TiN막(44)은 700Å의 두께로 증착한다. 그리고, TiN막(44) 전면에 도전체(46)로서 텅스텐을 증착한다.
이어서 이후 상부 배선을 형성하기 전에 매립된 텅스텐 표면의 평탄화를 위해서 도 2j에 나타난 바와 같이 순차 적층된 텅스텐(46), TiN막(44)을 화학적 기계적 연마 공정으로 상기 상부 층간 절연막(40')의 높이와 동일할 때까지 표면을 평탄화시킨다. 이로 인해 상기 상부 층간 절연막(40') 및 하부 층간 절연막(34) 내에는 상기 Ti막(38) 및 TiN막(44)에 의해 하부 배선(30)과 연결되는 도전체 플러그(46)가 형성된다.
상술한 바와 같이 본 발명에 의하면, 장벽 금속막으로서 Ti와 TiN을 형성함에 있어서 산화막과의 접착력이 나쁜 Ti막을 하부의 층간 절연막 내부에 형성시키고, 산화막과의 접착력이 좋은 TiN막을 상부의 층간 절연막 상부에 형성시키므로서 도전체 플러그를 위한 평탄화 공정시 TiN막의 계면만 노출된다. 그러므로 본 발명은 평탄화 공정시 층간 절연막과 장벽 금속막의 계면에 틈이 발생한다 하더라도 세정 공정시 화학물의 침투를 하부의 Ti막이 막아주기 때문에 하부 금속 라인의 부식을 방지하며, 콘택 또는 비아의 개방을 방지하여 제조 수율을 크게 향상시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 장치의 하부 배선과 상부 배선을 수직으로 연결하기 위한 도전체 플러그를 형성함에 있어서,상기 하부 배선을 둘러싼 하부 층간 절연막에 하부 배선 표면을 개방하는 제 1 개구부를 형성하는 단계;상기 개구부 및 개구부 근방의 하부 층간 절연막 표면에 제 1 장벽 금속막을 형성하는 단계;상기 제 1 장벽 금속막 및 하부 층간 절연막 전면에 상부 층간 절연막을 증착하여 제 1 개구부 내를 매립하는 단계;상기 제 1 개구부에 대응하는 제 1 장벽 금속막이 개방되도록 상부 층간 절연막을 선택 식각하여 제 2 개구부를 형성하는 단계;상기 제 2 개구부 및 상부 층간 절연막 상부에 상기 제 1 장벽 금속막보다 산화막과의 접착력이 높은 물질로 제 2 장벽 금속막을 형성하는 단계; 및상기 제 2 개구부 내에 도전체를 매립하여 상기 제 1 및 제 2 장벽 금속막에 의해 하부 배선과 연결되는 도전체 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 도전체 플러그 형성 방법.
- 제1항에 있어서, 상기 제 1 장벽 금속막은 Ti을 이용하며, 두께는 300∼500Å으로 하는 것을 특징으로 하는 반도체 장치의 도전체 플러그 형성 방법.
- 제1항에 있어서, 상기 제 2 장벽 금속막은 TiN을 이용하며, 두께는 600∼800Å으로 하는 것을 특징으로 하는 반도체 장치의 도전체 플러그 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456991B1 (ko) * | 2000-07-24 | 2004-11-10 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
-
1998
- 1998-10-29 KR KR1019980045854A patent/KR20000027820A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456991B1 (ko) * | 2000-07-24 | 2004-11-10 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
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