KR20020009265A - 반도체장치의 플러그 형성방법 - Google Patents

반도체장치의 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 각각 상이한 층에 형성되는 기판-배선 또는 배선-배선간의 연결을 위한 플러그 형성시 배리어 금속층의 콘택홀 모서리 부위에서의 오버행(overhang) 부위를 제거하여 키홀 등의 보이드 생성이 배제된 콘택플러그를 콘택홀내에 형성하므로서 높은 종횡비를 갖는 콘택홀에도 안정적인 플러그의 형성을 가능하게 하여 플러그 형성공정을 단순화하고 공정시간을 단축시키며 생산단가를 낮출 수 있도록 한 반도체장치의 도전체간을 전기적으로 연결하는 콘택플러그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 플러그 형성방법은 기판 표면에 형성된 제 1 도전층을 포함하는 상기 기판상에 상기 제 1 도전층의 소정 부위를 노출시키는 접촉홀을 갖는 절연막을 형성하는 제 1 단계와, 상기 접촉홀을 포함하는 상기 절연막상에 배리어금속층을 형성하고 상기 배리어 금속층의 상기 접촉홀 입구 모서리 부위에서 돌출부위를 제거하는 제 2 단계와, 상기 접촉홀 내부만을 완전히 매립하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다. 바람직하게는, 상기 제 2 단계는, 상기 접촉홀을 포함하는 상기 절연막상에 제 1 배리어금속층을 형성하는 단계와, 상기 제 1 배리어금속층에 에치백을 실시하여 상기 접촉홀 입구 모서리 부위에서의 오버행이 제거되도록 상기 제 1 배리어금속층을 소정 두께로 제거하는 단계와, 상기 오버행이 제거된 상기 제 1 배리어금속층상에 제 2 배리어 금속층을 형성하는 단계를 더 포함하여 이루어진다.

Description

반도체장치의 플러그 형성방법 {Method of forming plugs in a semiconductor device}
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 각각 상이한 층에 형성되는 기판-배선 또는 배선-배선간의 연결을 위한 플러그 형성시 배리어 금속층의 콘택홀 모서리 부위에서의 오버행(overhang) 부위를 제거하여 키홀 등의 보이드 생성이 배제된 콘택플러그를 콘택홀내에 형성하므로서 높은 종횡비를 갖는 콘택홀에도 안정적인 플러그의 형성을 가능하게 하여 플러그 형성공정을 단순화하고 공정시간을 단축시키며 생산단가를 낮출 수 있도록 한 반도체장치의 도전체간을 전기적으로 연결하는 콘택플러그 형성방법에 관한 것이다.
반도체장치의 제조공정에서 소자의 집적도를 높이기 위하여 디자인 룰(designrule)이 축소되는 경향에 따라, 금속과 반도체기판, 폴리실리콘으로 이루어진 도전층 또는 폴리사이드 구조의 도전층 사이의 전기적 연결을 위하여 텅스텐 플러그 형성공정을 적용하고 있다.
종래 기술에 따른 텅스텐 플러그 형성공정은 이하에서 설명되는 바와 같이, 콘택홀 형성단계, 배리어 금속층 형성단계, 오믹콘택(ohmic contact) 형성을 위한 열처리단계(barrier metal annealing), 텅스텐 증착단계, 텅스텐 에치백 단계 등으로 요약된다. 이때, 콘택홀 저면부에는 소정 두께 이상의 배리어 금속이 증착되어야 안정적인 콘택저항을 확보할 수 있다.
따라서, 높은 종횡비를 갖는 콘택홀에서 적정한 콘택저항을 확보하기 위해서는 배리어 금속층의 증착 두께를 증가시키는 것이 필수적 요소이다.
그러나, 소정 두께 이상의 두꺼운 배리어 금속층은 후속 금속배선 형성을 위한 금속 식각시 금속층의 식각 프로파일을 열화시키게 되며, 배리어 금속의 오버행에 기인한 텅스텐 등의 금속으로 플러그를 형성시 키홀(key hole)이라하는 보이드(void)를 형성하게 되어 후속 금속배선 형성공정시 배선간의 단락을 포함한 일렉트로마이그레이션(eletromigration), 스트레스마이그레이션(stress migration) 등의 여러 가지 후속공정에서의 신뢰성을 저하시키게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 플러그 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 불순물 확산영역 또는 하부배선이 상부에 형성된 실리콘 등의 반도체기판(10) 상에 산화막 등의 절연체로 층간절연층(11)을 형성한 다음, 층간절연층(11)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 기판(10)의 불순물 확산영역 또는 하부배선층을 노출시키는 접촉홀을 형성한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 폴리실리콘, 실리사이드, 살리사이드 등으로 이루어진 하부 배선이다.
도 1b를 참조하면, 층간절연층(11) 상에 접촉홀을 통해 기판(10)의 노출부위와 접촉되도록 티타늄(Ti) 등을 스퍼터링 등의 방법으로 증착하여 제 1 배리어 금속층(12)을 형성한다. 이때, 콘택홀의 상부 모서리에 증착되는 제 1 배리어 금속층(12) 부위(OH1)는 물리적인 증착특성 때문에 타부위보다 두껍게 형성되어 돌출된 형태의 제 1 오버행(overhang, OH1)을 이루게 된다.
도 1c를 참조하면, 제 1 배리어 금속층(12) 상에 TiN을 증착하여 제 2 배리어 금속층(13)을 형성한다. 따라서, Ti/TiN으로 이루어진 배리어금속층(12, 13)이 형성된다. 이때, 제 1 오버행(OH1) 상에 증착되는 제 2 배리어 금속층(13) 부위도 돌출되어 제 2 오버행(OH2)을 형성하게 되어 후속 증착되는 플러그 형성용 도전물질층에 키홀 등의 보이드를 형성하는 원인이 된다.
도 1d를 참조하면, 제 2 배리어 금속층(13) 상에 SiF4, H2및 WF6등의 가스를 흘리면서 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 텅스텐(W)으로 콘택홀을 채우도록 증착하여 플러그층(14)을 형성한다. 이때, 증착되는 플러그층(14)은 콘택홀의 상부 모서리에서 돌출된 오버행 때문에 증착이 진행됨에 따라 콘택홀이 텅스텐으로 모두 매립되기 전에 콘택홀의 입구를 막아 콘택홀 내부에 키홀(KH)이라는 보이드(void)를 형성하게 된다. 따라서, 콘택홀을 플러그층(14)으로 완전히 매립할 수 없게 된다.
도 1e를 참조하면, 플러그층을 SiF6가스를 이용한 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 제 2 배리어 금속층(13) 표면이 노출되도록 에치백(etch-back)한다. 이 때, 플러그층의 접촉홀 내에 잔류하는 부분은 플러그(140)가 된다.
이후, 도시되지는 않았지만, 플러그(140) 표면을 포함하는 제 2 배리어 금속층(13) 표면에 상부배선층(도시안함)을 형성하여 층간 배선을 전기적으로 연결한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 플러그 형성방법은 소정 두께 이상의 두꺼운 배리어 금속층은 후속 금속배선 형성을 위한 금속 식각시 금속층의 식각 프로파일을 열화시키게 되며, 배리어 금속의 오버행에 기인한 텅스텐 등의 금속으로 플러그를 형성시 키홀(key hole)이라하는 보이드(void)를 형성하게 되어 후속 금속배선 형성공정시 배선간의 단락을 포함한 일렉트로마이그레이션(eletromigration), 스트레스마이그레이션(stress migration) 등의 여러 가지 후속공정에서의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 각각 상이한 층에 형성되는 기판-배선 또는 배선-배선간의 연결을 위한 플러그 형성시 배리어 금속층의 콘택홀 모서리 부위에서의 오버행(overhang) 부위를 제거하여 키홀 등의 보이드 생성이 배제된 콘택플러그를 콘택홀내에 형성하므로서 높은 종횡비를 갖는 콘택홀에도 안정적인 플러그의 형성을 가능하게 하여 플러그 형성공정을 단순화하고 공정시간을 단축시키며 생산단가를 낮출 수 있도록 한 반도체장치의 도전체간을 전기적으로 연결하는 콘택플러그 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 플러그 형성방법은 기판 표면에 형성된 제 1 도전층을 포함하는 상기 기판상에 상기 제 1 도전층의 소정 부위를 노출시키는 접촉홀을 갖는 절연막을 형성하는 제 1 단계와, 상기 접촉홀을 포함하는 상기 절연막상에 배리어금속층을 형성하고 상기 배리어 금속층의 상기 접촉홀 입구 모서리 부위에서 돌출부위를 제거하는 제 2 단계와, 상기 접촉홀 내부만을 완전히 매립하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 제 2 단계는, 상기 접촉홀을 포함하는 상기 절연막상에 제 1 배리어금속층을 형성하는 단계와, 상기 제 1 배리어금속층에 에치백을 실시하여 상기 접촉홀 입구 모서리 부위에서의 오버행이 제거되도록 상기 제 1 배리어금속층을 소정 두께로 제거하는 단계와, 상기 오버행이 제거된 상기 제 1 배리어금속층상에 제 2 배리어 금속층을 형성하는 단계를 더 포함하여 이루어진다.
또는, 상기 제 2 단계는, 상기 접촉홀을 포함하는 상기 절연막상에 제 1 배리어 금속층과 제 2 배리어 금속층을 차례로 형성하는 단계와, 상기 제 2 배리어금속층과 상기 제 1 배리어금속층에 에치백을 실시하여 상기 접촉홀 입구 모서리 부위의 오버행을 제거하는 단계와, 잔류한 상기 제 2, 제 1 배리어 금속층 상에 상기 제 2 배리어 금속층을 소정의 두께로 추가 형성하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 플러그 형성방법을 도시하는 공정도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 플러그 형성 방법을 도시하는 공정도
본 발명에서는 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 콘택홀 바닥면에 일정한 두께 이상의 배리어 금속층을 확보하기 위하여매리어 금속층을 충분한 두께로 형성한 다음, 별도의 추가 마스킹 공정없이 전면식각(blanket etch)를 배리어 금속층에 실시하여 콘택홀의 입구 부위에 형성된 배리어 금속층의 오버행 부위를 제거하므로서 텅스텐 등의 플러그 형성용 도전층 증착시 생성되는 키홀의 발생을 원천적으로 방지한다. 이때, 배리어 금속층의 오버행 제거공정은 배리어 금속층 증착장비에서 인-시튜(in-situ) 증착과 에치백을 반복하는 방식으로 진행하거나, 배리어 금속층 증착장비에서 배리어 금속층을 형성한 다음 별도의 에치백 장비에서 엑스-시튜(ex-situ) 에치백을 실시하는 방식으로 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 플러그 형성 방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 불순물 확산영역 또는 하부배선이 상부에 형성된 실리콘 등의 반도체기판(20) 상에 폴리실리콘, 실리사이드, 등의 도전성 물질 또는 불순물 확산영역과 상부배선간의 전기적 절연을 위한 산화막 등의 절연체(premetal dielectrics)로 층간절연층(21)을 형성한 다음, 층간절연층(21)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 기판(20)의 불순물 확산영역 또는 하부배선층을 노출시키는 접촉홀을 형성한다. 상기에서, 기판(20)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 반도체기판상에 형성된 폴리실리콘, 실리사이드, 살리사이드 등으로 이루어진 하부 배선이다.
도 2b를 참조하면, 층간절연층(21) 상에 접촉홀을 통해 기판(20)의 노출부위와 접촉되도록 티타늄(Ti) 등을 스퍼터링 또는 화학기상증착 등의 방법으로 증착하여 제 1 배리어 금속층(22)을 형성한다. 이때, 제 1 배리어 금속층(22)은 이후 에치백 공정시 제거되는 두께를 고려하여 접촉홀의 하부면에 충분힌 두께를 갖도록 형성하며, 접촉홀의 상부 모서리에 증착되는 제 1 배리어 금속층(22) 부위(OH3)는 물리적인 증착특성 때문에 타부위보다 두껍게 형성되어 돌출된 형태의 제 1 오버행(overhang, OH3)을 이루게 된다.
도 2c를 참조하면, 제 1 배리어 금속층에 별도의 식각마스크층 형성없이 블랭킷 에치백(blanket etch back)을 실시하여 접촉홀의 입구 모서리 부위(EB)의 오버행을 제거한다. 따라서, 잔류한 제 1 배리어 금속층(220)의 접촉홀 입구에서의 두께는 타부위와 거의 비슷하게 된다.
이때, 제 1 배리어 금속층에 대한 에치백 공정은 제 1 배리어 금속층 증착장비 내에서 인-시튜로 진행하거나, 별도의 식각장치에서 엑스-시튜로 진행할 수 있다.
또한, 제 1 배리어 금속층에 대한 에치백을 인-시튜 방식으로 진행할 경우, 티타늄 등의 배리어 금속을 증착시, 플라즈마 가스의 압력을 변경하여 Ti증착과 Ti 에치백을 반복하여 실시하거나, Ti 증착 완료 후 Ti 타겟을 쉴딩(shielding)하여 Ar 소스에 의한 Ti 에치백을 실시할 수 있다.
그리고, 제 1 배리어 금속층에 대한 에치백을 엑스-시튜 방식으로 진행할 경우, 증착된 제 1 배리어 금속층인 Ti를 증착된 두께만큼 제거(end of detection 방식)하는 풀-에치백(full etchback)을 실시한 다음 Ti를 재증착하거나, 증착된 제 1 배리어 금속층의 일부만 제거(partial etch back; time etch)하여 Ti의 추가 증착없이오버행 부위를 제거할 수 있다.
도 2d를 참조하면, 접촉홀 입구 모서리 부위에서 오버행 부위가 제거된 제 1 배리어 금속층(220) 상에 TiN을 증착하여 제 2 배리어 금속층(23)을 형성한다. 따라서, Ti/TiN으로 이루어진 배리어금속층(220,23)이 형성된다.
이때, 제 2 배리어 금속층(23)인 TiN은 스퍼터링(sputtering) 또는 화학기상증착 어느 방법으로 형성하여도 무방하나, 각각의 경우에 있어서, 도 2c에서 설명한 오버행 제거용 에치백 진행방식이 차이가 있다.
즉, 제 2 배리어 금속층(23)인 TiN을 화학기상증착으로 증착할 경우에는 제 1 배리어 금속층인 Ti에 대한 에치백을 실시하여 오버행 부위를 제거한 다음 제 2 배리어 금속층(23)을 형성하지만, 제 2 배리어 금속층(23)을 스퍼터링(conventional collimated IMP)으로 증착할 경우에는 제 1 배리어 금속층과 제 2 배리어 금속층을 모두 차례로 형성한 다음 오버행 제거를 위한 에치백을 실시한 후 다시 TiN을 재증착하는 방식으로 진행한다.
도 2e를 참조하면, 접촉홀 입구 모서리 부위에서 오버행 없이 완만한 기울기를 갖도록 형성된 제 2 배리어 금속층(23) 상에 접촉홀을 매립하도록 플러그층(24)을 증착하여 형성한다. 이때, 플러그층(24)을 텅스텐으로 형성하는 경우, SiF4, H2및 WF6등의 가스를 흘리면서 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 콘택홀을 채우도록 증착하여 플러그층(24)을 형성한다. 이때, 증착되는 플러그층(24)은 콘택홀의 상부 모서리에서 돌출된 오버행이 제거되었으므로콘택홀 내부에 키홀(KH)이라는 보이드(void)없이 접촉홀을 완전히 매립하도록 형성된다.
도 2f를 참조하면, 플러그층을 SiF6가스를 이용한 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 제 2 배리어 금속층(23) 표면이 노출되도록 에치백(etch-back)한다. 이 때, 플러그층의 접촉홀 내에 잔류하는 부분은 플러그(240)가 된다.
이후, 도시되지는 않았지만, 플러그층(240) 표면을 포함하는 제 2 배리어 금속층(23) 표면에 상부배선층(도시안함)을 형성하여 층간 배선을 전기적으로 연결한다.
따라서, 본 발명은 높은 종횡비를 갖는 접촉홀이 요구되는 0.18㎛ 이하의 선폭을 갖는 DRAM 또는 SOC(system on chip) 등의 반도체장치의 제조시 콘택 부위에서의 플러그 형성을 다단계로 나누어 실시하지 않아도 되므로 공정이 단순화되고, 또한, 키홀의 생성이 방지되므로 콘택부 내지는 배선연결부에서의 단락이 배제되어 소자의 신뢰성을 증가시키는 장점이 있다.

Claims (5)

  1. 기판 표면에 형성된 제 1 도전층을 포함하는 상기 기판상에 상기 제 1 도전층의 소정 부위를 노출시키는 접촉홀을 갖는 절연막을 형성하는 제 1 단계와,
    상기 접촉홀을 포함하는 상기 절연막상에 배리어금속층을 형성하고 상기 배리어 금속층의 상기 접촉홀 입구 모서리 부위에서 돌출부위를 제거하는 제 2 단계와,
    상기 접촉홀 내부만을 완전히 매립하는 도전성 플러그를 형성하는 단계로 이루어진 반도체장치의 플러그 형성방법.
  2. 청구항 1에 있어서,
    상기 배리어금속층은 Ti/TiN의 적층구조로 형성하고 상기 플러그는 텅스텐으로 형성하는 것이 특징인 반도체장치의 플러그 형성방법.
  3. 청구항 1에 있어서, 상기 제 1 도전층은 불순물 확산영역 또는 하부 배선중 어느 하나인 것이 특징인 반도체장치의 플러그 형성방법.
  4. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 접촉홀을 포함하는 상기 절연막상에 제 1 배리어금속층을 형성하는 단계와,
    상기 제 1 배리어금속층에 에치백을 실시하여 상기 접촉홀 입구 모서리 부위에서의오버행이 제거되도록 상기 제 1 배리어금속층을 소정 두께로 제거하는 단계와,
    상기 오버행이 제거된 상기 제 1 배리어금속층상에 제 2 배리어 금속층을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플러그 형성방법.
  5. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 접촉홀을 포함하는 상기 절연막상에 제 1 배리어 금속층과 제 2 배리어 금속층을 차례로 형성하는 단계와,
    상기 제 2 배리어금속층과 상기 제 1 배리어금속층에 에치백을 실시하여 상기 접촉홀 입구 모서리 부위의 오버행을 제거하는 단계와,
    잔류한 상기 제 2, 제 1 배리어 금속층 상에 상기 제 2 배리어 금속층을 소정의 두께로 추가 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플러그 형성방법.
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