KR960036070A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

제1콘택홀 및 제2콘택홀을 한개의 절연막에 동시에 형성하는 반도체 메모리장치 및 그 제조방법에 관해 개시한다. 본 발명의 메모리 장치는 반도체기판상에 형성된 게이트전극, 반도체기판상에 형성된 드레인 및 소오스, 상기 드레인 및 소오스상에 형성된 패드 폴리실리콘(제2실시예), 상기 드레인 및 소오스상에 (제1실시예) 각각 또는 상기 드레인 및 소오스상의 패드 폴리실리콘상에(제2실시예) 각각 제1콘택홀 및 제2콘택홀을 갖는 제1절연막, 상기 제1콘택홀 및 제2콘택홀에 각각 형성된 비트라인 및 도전층, 상기 비트라인상에 형성된 산화막, 상기 산화막 및 비트라인의 측벽을 감싸는 모양으로 형성된 스페이서, 상기 도전층전면과 둘레의 상기 제1절연막의 일부분상에 형성된 커패시터, 상기 반도체기판에 형성된 제2절연막, 주변회로 부위의 상기 제1, 제2절연막에 연속적으로 형성된 금속접촉홀, 상기 금속접촉홀을 매립하여 형성된 금속배선층으로 구성된다.
본 발명에 의하면, 제1절연막에 제1콘택홀 및 제2콘택홀을 동시에 형성하므로 공정단축과 공정단가의 감소를 가져온다. 또한 절연막의 적층두께의 감소로 금속접촉홀을 매립하는 금속(A1)내부의 보이드(void) 형성을 방지한다.

Description

반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1콘택홀, 제2콘택홀, 커패시터 및 활성영역을 나타낸 편면도이다. 제3E도는 본 발명의 제1실시예에 의한 반도체 메모리장치 및 그 제조방법을 단계별로 나타낸 도면들이다.

Claims (6)

  1. 반도체기판에 형성된 필드산화막; 상기 필드산화막사이에 형성된 활성영역; 상기 활성영역상에 형성된 게이트전극; 상기 게이트전극에 인접하여 형성된 드레인 및 소오스; 상기 드레인 및 소오스상에 각각 제1 및 제2콘택홀을 갖는 제1절연막; 상기 제1콘택홀을 통해 상기 드레인과 접속하는 제1절연막상에 형성된 비트라인; 상기 비트라인상부에 형성된 절연캡층 및 상기 비트라인 측부에 형성된 절연스페이서; 상기 비트라인에 인접하여 제1절연막상에 형성된 제2콘택홀을 통해 소오스와 접속하는 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 주변회로부위에서 상기 반도체기판에 형성된 제2절연막, 상기 제1 및 제2절연막에 형성된 금속접촉홀, 상기 금속접촉홀 및 상기 제2절연막상에 형성된 금속배선층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 활성영역은 대각선으로 형성된 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 내지 제3항에 중 어느 한 항에 있어서, 상기 드레인 및 소오스상에 패드 폴리실리콘층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 반도체기판상에 필드산화막을 형성하여 활성영역과 비활성영역을 구분하는 단계; 상기 활성영역에 게이트전극을 형성하는 단계; 상기 게이트전극에 인접한 반도체기판상에 드레인 및 소오스영역을 형성하는 단계; 상기 반도체기판 전면에 제1절연막을 형성하는 단계; 상기 제1절연막에서 상기 드레인영역에는제1콘택홀을 상기 소오스영역에는 제2콘택홀을, 동시에 형성하는 단계; 상기 제1콘택홀을 통해 상기 드레인영역과 접속하는 비트라인 및 상기 제2콘택홀내에는 상기 소오스영역과 접속하는 제1도전층을 상기제1절연막상에 형성하는 단계; 상기 비트라인 상부에는 절연캡층을 형성하고 상기 비트라인 측부에는 절연스페이서를 형성하는 단계; 상기 비트라인에 인접하여 상기 제1도전층과 접속하는 커패시터를 제1절연막상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 제조방법.
  6. 제5항에 있어서, 상기 제1절연막 형성된 상기 드레인과 소오스에 패드도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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