KR890013800A - 반도체메모리의 제조방법 - Google Patents

반도체메모리의 제조방법 Download PDF

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스스무 요시카와
준페이 구마가이
시즈오 사와다
야스오 마츠모토
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아오이 죠이치
가부시키 가이샤 도시바
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Abstract

내용 없음.

Description

반도체메모리의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명에 따른 반도체메모리의 제조방법의 한 실시예에 따른 제조공정을 나타낸 단면도.

Claims (3)

  1. 반도페기판(1)상에 제1절연막(2)을 형성하는 공정과, 상기 제1절연막(2)상에 메모리셀용 캐패시터의 전하축적용 제1도전체(5)를 형성하는 공정, 상기 제1도전체(5)상에 내산화성을 갖는 캐패시터용 절연막을(6)을 형성하는 공정, 상기 캐패시터용 절연막(6)상에 이 캐패시터용 절연막(6)의 일부가 노출되도록 캐패시터전극용 제2도전체(7)를 형성하는 공정, 상기 제2도전체(7)상에 제1산화막(8)을 형성하는 공정, 상기 캐패시터용 절연막(6)이 노출된 부분의 근방에 있는 반도체기판(1)상에 메모리셀의 전송게이트용 MOS트랜지스터의 게이터전극(11)을 형성하는 공정, 상기 캐패시터용 절연막(6)의 노출부분 및 상기 MOS트랜지스터의 불순물확산층 접촉예정영역에 대응되는 반도체기판표면상의 절연막(2)을 에칭해서 상기 제1도전체(5)의 일부 및 반도체기판표면의 일부를 각각 노출시키는 공정, 상기 반도체기판표면의 노출부분상과 상기 제1도전체(5)의 노출부분상 및 상기 제1산화막(8)상에 제3전도체(15)를 형성하는 공정, 상기 제3전도체(15)와 상기 MOS트랜지스터의 불순물확산층(13)의 접촉부 및 상기 제3전도체(15)와 상기 제1도전체(5)의 접촉부를 전기적으로 접속시키는 공정으로 이루어진 것을 특징으로 하는 반도체메모리의 제조방법.
  2. 제1항에 있어서, 상기 게이트전극(11)을 형성하는 공정과 상기 제1도전체(5)의 일부 및 상기 반도체기판 표면의 일부를 각각 노출시키는 공정사이에 상기 게이트전극(11)을 덮도록 절연막(14)을 형성하는 공정이 구비된 것을 특징으로 하는 반도체메모리의 제조방법.
  3. 제1항에 있어서, 상기 제1절연막(2)을 형성하는 공정 후에 반도체가판(1)에 도랑굴착형 캐패시터를 형성하기 위한 도랑(3)를 파고, 이 도랑(3)의 내면에 제2절연막(4)을 형성하는 공정이 구비되어, 상기 제2절연막(4)상 및 상기 제1절연막(2) 상에 상기 제1도전체(5)를 형성하도록 된 것을 특징으로 하는 반도체메모리의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890002232A 1988-02-26 1989-02-25 반도체메모리의 제조방법 KR920003444B1 (ko)

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