KR910007083A - 반도체 장치 제조 방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 다이나믹 메모리로부터 베이스 셀의 전기적 등가회로 다이어그램 도시도.
제 2 도는 본 발명에 따른 방법에 의해 제조된 제 1 도의 베이스 셀을 포함하는 반도체 장치의 단면도.
제 3 도는 본 발명에 따른 제조에 연속되는 스테이지에서 제 2 도 반도체 장치의 도시도.
Claims (6)
- 절연 게이트 전계효과 트랜지스터와 유전체층에 의해 상호 분리된 제 1 및 제 2 캐패시턴스 전극을 가지는 캐패시터와 함께 면에 제공된 실리콘 반도체 몸체를 구비하며, 상기 면에서 비교적 두꺼운 필드 산화물층이 개구를 가지고 국부적으로 형성되며, 상당히 얇은 절연층은 개구 영역에서 상기 면상에 제공되며, 상기 층으로부터 트랜지스터의 게이트 유전체가 형성되고, 상기 캐패시터의 제 1 캐패시턴스 전극과 게이트 유전체상의 트랜지스터 게이트 전극이 다결정 실리콘 층의 마스킹과 에칭에 의해 제공되고, 제 1 캐패시턴스 전극을 구성하는 최소한 다결정 실리콘층의 부분을 유전체층에 의해 상기 트랜지스터의 소스 및 드레인 죤은 상기 반도체 몸체 케이트 전극의 양 측면상에 국부적 도핑에 의해 형성되는 반도체 장치 제조 방법에 있어서, 상기 소스 및 드레인 죤의 적어도 일부가 노출된 다음, 금속층이 제공되는데 이는 제 1 캐패시턴스 전극으로부터 유전체층에 의해 분리되며, 열처리가 실행되는 동안 금속층이 실리콘과 접촉하는 영역에서 상기 금속층의 적어도 일부가 금속 실리사이드로 변환되며, 상기 소스 또는 드레인 죤에 대한 접속 전극뿐 아니라 제 2 캐패시턴스 전극을 적어도 부분적으로 변환된 금속층으로 형성되는 것을 특징으로하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 금속층에 대한 내화 물질로는 티타늄, 하프늄, 탄탈륨, 코발트, 몰리브덴 및 텅스텐을 포함하는 그룹이 사용되는 것을 특징으로하는 반도체 장치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 열처리는 유전체층에서 상기 금속층이 적어도 부분적으로 금속 질화물로 변환되어 그로부터 제 2 캐패시턴스 전극이 에칭되도록 질소-함유 대기에서 실행되는 것을 특징으로하는 반도체 장치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 금속층이 제공된 다음, 실리콘 스트립이 상기 제 1 캐패시턴스 전극 영역과 소스 및/또는 드레인 죤에서 상기 금속층에 제공되며, 그 다음에, 열처리 동안 상기 스트립은 상기 제 2 캐패시턴스 전극과 하나 이상의 접속 전극을 형성하기 위해 적어도 대부분이 금속 실리사이드로 변환되는 것을 특징으로하는 반도체 장치 제조 방법.
- 선행항중 임의 한 항에 있어서, 상기 유전체층은 또한 전계효과 트랜지스터의 게이트 전극에 제공되며, 그후 제 2 캐패시턴스 전극과 동시에 콘덕터 트랙이 형성되며, 이 트랙은 게이트 전극으로부터 유전체층에 의해 분리되는 것을 특징으로하는 반도체 장치 제조 방법.
- 선행항중 임의 한 항에 있어서, 상기 제 2 캐패시턴스가 제공된 다음에 글래스층이 전체적으로 흡착되며 연속해서 접촉 윈도우가 설치되고, 금속화 패턴은 접촉 윈도우를 통해 제 2 캐패시턴스 전극 또는 접속 전극과 접촉하는 글래스층에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.※ 참고사항 : 최초 출원 내용에 의하여 공개하는 것임.
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