KR960005957A - 다층배선 형성방법 - Google Patents

다층배선 형성방법 Download PDF

Info

Publication number
KR960005957A
KR960005957A KR1019940016638A KR19940016638A KR960005957A KR 960005957 A KR960005957 A KR 960005957A KR 1019940016638 A KR1019940016638 A KR 1019940016638A KR 19940016638 A KR19940016638 A KR 19940016638A KR 960005957 A KR960005957 A KR 960005957A
Authority
KR
South Korea
Prior art keywords
layer
forming
wiring
interlayer insulating
sacrificial
Prior art date
Application number
KR1019940016638A
Other languages
English (en)
Other versions
KR0144247B1 (ko
Inventor
이계남
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019940016638A priority Critical patent/KR0144247B1/ko
Publication of KR960005957A publication Critical patent/KR960005957A/ko
Application granted granted Critical
Publication of KR0144247B1 publication Critical patent/KR0144247B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다층배선 형성방법에 관한 것으로, 에치백공정없이 층간절연막 평탄화 및 콘택홀 형성을 동시에 이룰 수 있도록 공정을 단순화하기 위한 것이다.
본 발명은 반도체 기판상에 형성된 절연막상부에 하층배선을 형성하는 공정과, 상기 하층배선의 소정부분 상부에만 선택적으로 희생막을 형성하는 공정, 결과물 전면에 상기 희생막의 두께보다 얇은 두께로 층간절연막을 형성하는 공정, 상기 층간절연막상에 식각저지막을 형성하는 공정, 상기 희생막을 리프팅법을 이용하여 일차적으로 일정두께만큼 제거하는 공정, 상기 희생막의 제거에 따라 노출되는 상기 층간절연막 부위를 등방성식각하는 공정, 나머지 희생막을 완전히 제거하여 하층배선 표면을 노출시키는 콘택홀을 형성하는 공정, 상기 식각저지막을 제거하는 공정, 상기 층간절연막 상부에 상기 콘택홀을 통해 상기 하층배선과 연결되는 상층배선을 형성하는 공정으로 이루어진다.

Description

다층배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 다층배선 형성방법을 도시한 공정순서도이다.
제2도는 본 발명에 의한 다층배선 형성방법을 도시한 공정순서도이다.

Claims (8)

  1. 반도체 기판상에 형성된 절연막상부에 하층배선을 형성하는 공정과, 상기 하층배선의 소정부분 상부에만 선택적으로 희생막을 형성하는 공정, 결과물 전면에 상기 희생막의 두께보다 얇은 두께로 층간절연막을 형성하는 공정, 상기 층간절연막상에 식각저지막을 형성하는 공정, 상기 희생막을 리프팅법을 이용하여 일차적으로 일정두께만큼 제거하는 공정, 상기 희생막의 제거에 따라 노출되는 상기 층간절연막 부위를 등방성식각하는 공정, 나머지 희생막을 완전히 제거하여 하층배선 표면을 노출시키는 콘택홀을 형성하는 공정, 상기 식각저지막을 제거하는 공정, 상기 층간절연막 상부에 상기 콘택홀을 통해 상기 하층배선과 연결되는 상층배선을 형성하는 공정으로 이루어진 것을 특징으로 하는 다층배선 형성방법.
  2. 제1항에 있어서, 상기 희생막은 포토레지스트를 도포하고 이를 소정패턴으로 패터닝하여 형성하는 것을 특징으로 하는 다층배선 형성방법.
  3. 제1항에 있어서, 상기 층간절연막은 PE-TEOS막으로 형성하는 것을 특징으로 하는 다층배선 형성방법.
  4. 제3항에 있어서, 상기 PE-TEOS막은 200°C미만의 저온에서 증착하는 것을 특징으로 하는 다층배선 형성방법.
  5. 제1항에 있어서, 상기 식각저지막은 질화막 또는 폴리실리콘층으로 형성하는 것을 특징으로 하는 다층배선 형성방법.
  6. 제5항에 있어서, 상기 식각저지막은 200°C미만의 저온에서 증착하는 것을 특징으로 하는 다층배선 형성방법.
  7. 제1항에 있어서, 상기 희생막은 상기 하층배선과 상층배선이 연결되는 하층 배선 부위상에 형성하는 것을 특징으로 하는 다층배선 형성방법.
  8. 제1항에 있어서, 상기 층간절연막은 상기 희생막두께보다 얇고 상기 하층배선과 상층배선간의 기생커패시턴스를 무시할 수 있는 정도의 두께로 형성되는 것을 특징으로 하는 다층배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940016638A 1994-07-11 1994-07-11 다층배선 형성방법 KR0144247B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940016638A KR0144247B1 (ko) 1994-07-11 1994-07-11 다층배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940016638A KR0144247B1 (ko) 1994-07-11 1994-07-11 다층배선 형성방법

Publications (2)

Publication Number Publication Date
KR960005957A true KR960005957A (ko) 1996-02-23
KR0144247B1 KR0144247B1 (ko) 1998-08-17

Family

ID=19387733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016638A KR0144247B1 (ko) 1994-07-11 1994-07-11 다층배선 형성방법

Country Status (1)

Country Link
KR (1) KR0144247B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678501B1 (ko) * 2006-03-08 2007-02-02 주식회사 새 한 그루브가 생성된 시스-코어형 피브릴 폴리에스테르 복합섬유 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678501B1 (ko) * 2006-03-08 2007-02-02 주식회사 새 한 그루브가 생성된 시스-코어형 피브릴 폴리에스테르 복합섬유 및 그 제조방법

Also Published As

Publication number Publication date
KR0144247B1 (ko) 1998-08-17

Similar Documents

Publication Publication Date Title
KR960026873A (ko) 집적회로. 집적회로용 캐패시터 및 캐패시터 제조 방법
KR980006387A (ko) 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
KR970054033A (ko) 반도체 소자의 캐패시터 제조방법
KR960005957A (ko) 다층배선 형성방법
KR980005466A (ko) 반도체 장치의 금속배선 형성방법
KR970052386A (ko) 반도체 장치의 금속 배선 형성 방법
KR960039285A (ko) 반도체 소자 제조방법
KR960002825A (ko) 반도체 소자의 캐패시터 제조방법
KR970052381A (ko) 반도체 소자의 금속층 형성 방법
KR980005474A (ko) 반도체 소자 제조방법
KR970052322A (ko) 반도체 소자의 콘택 홀 형성 방법
KR970052405A (ko) 반도체장치의 미세 콘택홀 형성 방법
KR970030639A (ko) 평탄화된 필드절연막을 갖는 반도체 장치 및 그 제조방법
KR960043176A (ko) 캐패시터 제조방법
KR960026169A (ko) 콘택 홀 형성 방법
KR940010366A (ko) 반도체 소자의 콘택홀 제조방법
KR980005458A (ko) 반도체 소자의 금속 배선 형성 방법
KR970053571A (ko) 반도체 장치 및 그의 제조 방법
KR950001898A (ko) 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법
KR920020694A (ko) 반도체장치의 다층배선 형성방법
KR970053575A (ko) 반도체 소자의 다층금속배선 형성방법
KR970024007A (ko) 반도체장치의 콘택 형성방법
KR970023630A (ko) 반도체 소자 제조방법
KR960032637A (ko) 반도체 소자의 금속층간 절연막 형성방법
KR970030857A (ko) 실린더 모양의 스토리지 전극을 가지는 커패시터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090327

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee