KR960026873A - 집적회로. 집적회로용 캐패시터 및 캐패시터 제조 방법 - Google Patents

집적회로. 집적회로용 캐패시터 및 캐패시터 제조 방법 Download PDF

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Abstract

집적회로용 금속-금속 캐패시터를 제조하는 방법은, 층간의 절연체에 의해 패턴화되어 있는 폴리실리콘상에 티타늄/질화 티타늄층을 형성하는 것을 포함한다. 캐패시터 절연체가 증착된 후, 캐패시터의 윤곽을 그리는 것을 규정하기 위해 포토레지스터에 의해 패터닝되고, 외래의 절연체를 제거하기 위해 에칭되며, 알루미늄이 증착되고, 캐패시터 및 액세스 영역을 규정하기 위해 다시 패터닝 및 에칭된 후 포토레지스터가 제거된다.

Description

집적회로, 집적회로용 캐패시터 및 캐패시터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 내지 제6도는 본 발명의 캐패시터의 형성에 있어서의 각종 단계를 나타내는 단면도.

Claims (20)

  1. (a) 도전 기판상에 필드 절연층을 형성하는 단계.(b) 도전 폴리실리콘층과 전기적 접촉관계로. 제1의 금속층을 포함하는 캐패시터의 바닥 플레이트를 형성하는 단계. (c)상기 캐패시터의 상기 바닥 플레이트와 접촉하여 캐패시터 절연체층을 형성하는 단계와, (d) 상기 캐패시터 절연체상에 제2의 금속층을 포함하는 캐패시터의 상부 플레이트를 형성하는 단계를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 캐패시터의 바닥 플레이트를 형성하는 단계는 상기 제1의 금속층상에 도전형의 에칭 스토퍼층을 형성하는 것을 포함하는 캐패시터 제조 방법.
  3. 제2항에 있어서, 상기 제1의 금속은 티타늄인 캐패시터 제조 방법.
  4. 제2항에 있어서, 상기 도전형의 에칭 그토퍼는 질화 티타늄인 캐패시터 제조 방법.
  5. 제1항에 있어서, 상기 제2의 금속은 알루미늄인 캐패시터 제조 방법.
  6. 제1항에 있어서, 상기 캐패시터 절연체는 이산화 실리콘인 캐패시터 제조 방법.
  7. 제1항에 있어서, (a) 상기 필드 전연체층과 접촉하여 도전형의 다결정 실리콘층을 형성하는 단계와, (b)상기 캐패시터의 바닥 플레이트를 형성하기 이전에 상기 도전형의 다결정실리콘층상에 레벨간의 절연체 패턴을 증착시키는 캐패시터 제조 방법.
  8. 제7항에 있어서, 상기 레벨간의 절연체는 이산화 실리콘으로 형성되는 캐패시터 제조 방법.
  9. 집적회로상에 캐패시터를 제조하는 방법에 있어서, (a) 도전 기판상에 필드 전연층을 형성하는 단계,(b) 상기 필드 전연층과 접촉하여 도전형의 다결정 실리콘층을 형성하는 단계, (c) 상기 도전형의 다결정실리콘층상에 레벨간의 절연체 패턴을 증착시키는 단계, (d) 전체에 걸친(overall) 제1의 금속층을 형성하는 단계,(e) 상기 제1의 금속층과 접촉하여 전체에 걸친 캐패시터 절연체의 층을 형성하는 단계, (f) 캐패시터의 에지를 윤곽을 그어(delineate) 한정하기 위해 상기 캐패시터 절연체의 선택적 부분을 덮도록 제1의 포토레지스트를 도포하는 단계, (g) 상기 제1의 포토레지스터에 의해 덮여지지 않은 캐패시터 절연체의 부분을 제거하는 단계, (h) 상기 제1의 포토레지스터를 제거하는 단계, (i) 전체에 걸친 제2의 금속층 을 도포하는 단계. (j)상기 전체에 걸친 제2의 금속층의 상기 선택된 부분에, 에칭을 위한 영역을 규정하도록 패턴화되는 제2의 포토레지스트를 도포하는 단계, (k)상기 제2의 포토레지스터에 의해 규정된, 에칭을 위한 상기 영역으로부터 모든 제1의 금속, 제2의 금속, 또는 캐패시터 절연체를 제거하는 단계와, (1)상기 제2의 포토레지스트를 제거하는 단계를 포함하는 캐패시터 제조방법.
  10. 제9항에 있어서, 상기 제1의 금속층의 상부에 도전형의 에칭 스토퍼층을 형성하는 것을 더 포함하는 캐패시터 제조 방법.
  11. 제10항에 있어서, 상기 제1의 금속은 티타늄인 캐패시터 제조 방법.
  12. 제11항에 있어서, 상기 도전형의 에칭 스토퍼는 질화 티타늄인 캐패시터 제조 방법.
  13. 제9항에 있어서, 상기 제2의 금속은 알루미늄인 캐패시터 제조 방법.
  14. 제9항에 있어서, 상기 캐패시터 절연체는 이산화 실리콘인 캐패시터 제조 방법.
  15. (a) 티타늄층 및 질화티타늄층을 포함하는 바닥 플레이트, b) 상부의 금속 플레이트와, c) 상기 바닥플레이트와 상기 상부 플레이트 상이에 낀 절연 물질을 포함하는 집적회로용 캐패시터.
  16. 제15항에 있어서, 상기 절연체는 상기 질화 티타늄층과 접촉하고 있는 집적회로용 캐패시터.
  17. (a)도전 기판, (b) 상기 도전기판상에 형성된 필드절연체층, (c) 상기 필드 전연체층상에 형성된 도전형의 다결정실리콘층, d) 상기 다결정 실리콘층상에 이것과 도전 관계로 형성되고, 그 각각이 티타늄층및 질화 티타늄층을 포함하는 제1 및 제2의 수평으로 공간을 두고 떨어진 도전 물질층, e) 상기 제1의 도전물질층상에서 상기 질화티타늄층과 접촉하여 마련되는 캐패시터 절연체층. f)상기 캐패시터 절연체층상에 마련된 제3의 금속층과, g) 상기 제2의 도전물질층상에 마련된 제4의 금속층을 포함하는 집적회로.
  18. 제17항에 있어서, 상기 제3 및 제4의 금속층은 알루미늄을 포함하는 집적회로.
  19. 제17항에 있어서, 상기 제1 및 제2의 도전물질층은 레벨간의 절연체에 의해 분리되는 집적회로.
  20. 제17항에 있어서, 상기 캐패시터 절연체는 이산화 실리콘을 포함하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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