KR970054331A - 저저항 및 고저항의 게이트 전극을 구비하는 반도체 소자 제조방법 - Google Patents
저저항 및 고저항의 게이트 전극을 구비하는 반도체 소자 제조방법 Download PDFInfo
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Abstract
고저항 및 저저항의 게이트 전극을 구비하는 반도체 소자 제조방법에 관하여 기재하고 있다. 반도체 기판상에 게이트 산화막, 다결정실리콘층 및 절연막을 차례로 형성하고, 상기 절연막을 1차 패터닝하여 저저항의 게이트 전극이 형성될 부분의 상기 다결정실리콘층을 노출시킨 다음, 상기 절연막 및 다결정실리콘층을 2차 패터닝하여 다결정실리콘층만으로 구성되는 제1게이트 전극과 절연막 및 다결정실리콘층으로 구성되는 제2게이트 전극을 형성한다. 이어서, 상기 제1 및 제2게이트 전극의 측벽에 절연물 스페이서를 형성하고, 절연물 스페이서가 형성된 상기 결과물 전면물 전면에 내화금속층을 형성한 다음 열처리하여 상기 제1게이트 전극 표면 및 상기 반도체 기판의 일부 표면에 내화금속 실리사이드층을 형성함으로써, 내화금속 실리사이드층을 구비하는 저저항의 제1게이트 전극과 절연막을 구비하는 고저항의 제2게이트 전극을 형성한 다음, 미반응된 상기 내화금속층을 제거한다. 따라서, 저저항과 고정항을 갖는 게이트 전극을 동시에 형성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따른 트랜지스터를 제조하는 샐리사이드(salicide) 공정을 설명하기 위해 도시된 단면도들이다.
Claims (2)
- 반도체 기판 상에 게이트 산화막, 다결정실리콘층 및 절연막을 차례로 형성하는 단계; 상기 절연막을 1차 패터닝하여 저저항의 게이트 전극이 형성될 부분의 상기 다결정실리콘층을 노출시키는 단계; 상기 절연막 및 다결정실리콘층을 2차 패터닝하여 다결정실리콘층만으로 구성되는 제1게이트 전극과 절연막 및 다결정실리콘층으로 구성되는 제2게이트 전극을 형성하는 단계; 상기 제1 및 제2게이트 전극의 측벽에 절연물 스페이서를 형성하는 단계; 절연물 스페이서가 형성된 상기 결과물 전면에 내화금속층을 형성한 다음 열처리하여 상기 제1게이트 전극 표면 및 상기 반도체 기판의 일부 표면에 내화금속 실리사이드층을 형성함으로써, 내화금속 실리사이드층을 구비하는 저저항의 제1게이트 전극과 절연막을 구비하는 고저항의 제2게이트 전극을 형성하는 단계; 및 미반응된 상기 내화금속층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 절연막은 화학기상증착법을 이용한 산화막인 것을 특징으로 하는 반도체 소자 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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KR1019950066932A KR970054331A (ko) | 1995-12-29 | 1995-12-29 | 저저항 및 고저항의 게이트 전극을 구비하는 반도체 소자 제조방법 |
Applications Claiming Priority (1)
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KR1019950066932A KR970054331A (ko) | 1995-12-29 | 1995-12-29 | 저저항 및 고저항의 게이트 전극을 구비하는 반도체 소자 제조방법 |
Publications (1)
Publication Number | Publication Date |
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KR970054331A true KR970054331A (ko) | 1997-07-31 |
Family
ID=66637361
Family Applications (1)
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KR1019950066932A KR970054331A (ko) | 1995-12-29 | 1995-12-29 | 저저항 및 고저항의 게이트 전극을 구비하는 반도체 소자 제조방법 |
Country Status (1)
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KR (1) | KR970054331A (ko) |
-
1995
- 1995-12-29 KR KR1019950066932A patent/KR970054331A/ko not_active Application Discontinuation
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