KR970052346A - 반도체 소자의 실리사이드막 제조방법 - Google Patents
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Abstract
본 발명은 금속배선과 소오스/드레인간의 면저항 및 누설전류의 감소를 얻기 위하여, 실리콘 기판(1)상에 소정의 크기로 패턴된 게이트 산화막(3) 및 게이트 전극(4)을 형성하는 단계; 전체구조 상부에 실리콘막을 형성하기 위한 에피텍시(epitaxy) 공정을 수행하여 소오스/드레인이 형성될 영역의 실리콘 기판(1)상에는 단결정 에피텍셜(epitaxial) 실리콘막(5)을 형성하고 그 이외의 영역에는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막(6)만을 선택적으로 식각하여 제거하는 단계; 상기 단결정 에피텍셜 실리콘막 및 게이트 전극(4) 상에 Ti막(7)을 증착하는 단계; 및 상이 실리콘 기판(1)에 불순물을 주입하여 어닐링을 수행하여 TiSi2막(9) 및 소오스/드레인(8)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 실리사이드막 제조 공정 단면도.
Claims (5)
- 트랜지스터의 소오스/드레인 상에 형성되는 실리사이드막 제조방법에 있어서, 소오스/드레인이 형성될 실리콘 기판 상에 에피텍시(epitaxy) 실리콘막을 형성하는 단계; 상기 에피텍셜(epitaxial)실리콘막 상에 Ti막을 형성하는 단계; 불순물 이온을 주입하여 어닐링하여 TiSi막 및 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 실리사이드막 제조방법.
- 트랜지스터의 소오스/드레인상에 형성되는 실리사이드막 제조방법에 있어서, 실리콘 기판 상에 소정의 크기로 패턴된 게이트 산화막 및 게이트 전극을 형성하는 단계; 전체구조 상부에 실리콘막을 형성하기 위한 에피텍시(epitaxy) 공정을 수행하여 소오스/드레인이 형성될 영역의 실리콘 기판 상에는 단결정 에피텍셜(epitaxial) 실리콘막을 형성하고 그 이외의 영역에는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막만을 선택적으로 식각하여 제거하는 단계; 상기 단결정 에피텍셜 실리콘막 및 게이트 전극 상에 Ti막을 증착하는 단계; 상기 실리콘 기판에 불순물을 주입하여 어닐링하여 수행하여 TiSi2막 및 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 실리사이드막 제조방법.
- 제2항에 있어서, 상기 단결정 에피텍셜 실리콘막 및 게이트 전극 상에 Ti막을 증착하는 단계는 Ti막 증착후 어닐링하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 실리사이드막 제조방법.
- 제2항에 있어서, 상기 폴리실리콘막만의 선택적으로 식각하는 식각제는 HNO3:CH3COOH:HF인 것을 특징으로 하는 트랜지스터의 실리사이드막 제조방법.
- 제2항에 있어서, 상기 폴리실리콘막만을 선택적으로 식각하여 제거하는 단계는 상기 폴리실리콘막만 식각후 HF용액에서 불순물을 제거하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 실리사이드막 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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