KR960043169A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로서, 다결정 실리콘 전극 트랜지스터에 있어서, 다결정 실리콘으로 게이트 전극을 형성한 후, 게이트 전극의 양측에 실리사이드 스페이서를 형성하므로써 워드라인 전체를 실리사이드로 구성하는 경우 발생하는 게이트 산화막의 물리적 스트레스와 다결정 실리콘 게이트의 높은 저항을 감소시키고, 또한 금속배선의 중간접합이 요구되는 매우 긴 워들라인 사용시 접적소자의 면적을 감소시키는 효과를 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정단게를 도시한 단면도.
Claims (4)
- 반도체기판상에 게이트 산화막을 형성하는 공정과 ,상기 게이트 산화막상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성하는 공정과, 전체구조 상부에 실리사이드막을 중착하는 공정과, 상기 실리사이드막을 포토 마스크를 이용 식각하여 상기 게이트 전극의 양측에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체 기판에 저농도로 불순물을 이온주입하는 공정과, 전체구조 상부에 산화막을 중착하는 공정과, 상기 산화막을 식각하여 게이트 전극 양측벽에 형성된 실리사이드 스페이서 양측에 산확막으로된 스페이서를 영성하는 공정과, 상기 산화막 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하여 소오스/드레인 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트산화막을 70∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 산화막은 실리사이드 스페이서 형성 공정단계까지 일정 두께가 유지되도록 한 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 실리사이드 스페이서 및 산화막 스페이서 형성을 위해 실리사이드막과 산화막을 화학증착법으로 증학하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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