KR100438665B1 - 엠배디드 메모리 소자의 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
ASIC 회로에 있어서의 소오스/드레인 접합 저항을 최소화하면서 DRAM 회로에 있어서 누설전류가 증가하는 것을 방지하기 위한 엠배디드 메모리 소자의 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
통상적인 LDD 구조를 갖는 트랜지스터를 제작하고, LDD구조 형성을 위해 게이트 전극 측벽에 사용되는 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각 선택비가 다른 제2 절연막 스페이서를 형성한 후, 통상적인 자기정렬 실리사이드 형성 공정을 진행하고, 상기 제2 절연막 스페이서를 제거하는 것을 포함해서 이루어진 엠배디드 메모리 소자의 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
엠배디드 메모리 소자 제조 공정 중 트랜지스터 형성 공정에 이용됨.
Description
본 발명은 반도체 장치의 트랜지스터 제조방법에 관한 것으로, 특히 디램 셀(DRAM Cell)과 ASIC 회로를 하나의 칩에 동시에 구현시키는 엠베디드메모리(Embedded Memory)에 있어서의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 칩(Chip)은 중앙 처리 장치(CPU)와 같은 고속 동작용 연산 칩(Chip)과 디램(DRAM)과 같은 기억 칩(Chip)으로 크게 나누어지게 되는데, 상기 고속 동작용 연산 칩과 기억 칩은 제작 방법이 상이하다.
먼저, 연산 칩의 경우 고속 동작을 주목적으로 하기 때문에, 저항의 감소를 통한 동작 속도의 증가가 중요한 요소이며, 기억 칩의 경우 데이터의 저장이 주목적이므로 누설 전류의 감소를 통한 데이터 저장의 신뢰성을 높이는 것이 중요한 요소이다.
최근에는 상기와 같은 상이한 특성을 갖는 두 종류의 칩을 하나의 칩에 동시에 구현하는 엠베디드 메모리 제작을 위해 연구와 개발을 지속적으로 진행하고 있는데, 이러한 엠베디드 메모리를 구현함에 있어서, 소오스/드레인의 저항을 줄여 회로의 동작 속도를 증가시킴과 동시에 접합(Junction) 누설전류의 감소를 통한 데이터 저장의 신뢰성을 높일 수 있는 소자 제작이 관건이 되고 있다.
도1A 및 도1B는 종래기술에 따른 엠배디드 메모리 소자의 제조 공정 단면도로, 특히 ASIC 회로가 설계되는 부분을 도시한 것이다.
먼저, 도1A는 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3) 및 게이트 전극(4)을 형성하고, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입(N-)을 실시하여 저농도 이온주입 영역(7)을 형성한 후, 전체구조 상부에 산화 막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(4) 측벽에 산화막 스페이서(5)를 형성한 다음, 고농도 이온 주입(N+)을 실시하여 고농도 이온주입 영역(8)을 형성하여 LDD 구조의 소오스/드레인 영역(7, 8)을 형성한 것을 도시한 것이다.
이어서, 도1B는 전체구조 상부에 400Å 정도 두께의 티타늄막을 형성하고, 일정 시간동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시하면 상기 게이트 전극(4) 및 소오스/드레인 영역(7, 8)상의 상기 티타늄막은 실리콘과 반응하여 상 변환되어 티타늄실리사이드막(6a)이 형성되고, 상기 필드 산화막(2) 및 산화막 스페이서(5) 상부의 티타늄막은 반응하지 않고 원래의 성질을 유지하게 되며 상기 티타늄막과 게이트 전극(4) 및 소오스/드레인 영역(7, 8)에 형성된 티타늄실리사이드막(6a)의 식각선택비를 이용하여 상기 티타늄막을 제거한 다음, 제2 급속 열처리 공정을 실시한 것을 도시한 것이다.
상기와 같은 종래기술에 의해 자기정렬 실리사이드(SALICIDE) 구조의 트랜지스터를 형성하는 경우, 게이트 전극(4)이나 소오스/드레인 영역(7, 8)은 티타늄실리사이드막(6a)에 의해 접촉저항이 줄어들지만, 티타늄막의 원자의 일부가 열공정을 거치는 동안 소오스/드레인 영역(7, 8)과 실리콘 기판(1)의 접합면까지 확산되어 들어가 누설전류를 크게 증가시키게 되는 문제점이 있었다.
또한, 게이트 전극(4)이나 소오스/드레인 영역(7, 8) 상부의 티타늄막의 티타늄나이트라이드막(6a)으로의 상 변환을 위한 열처리 공정 이후의 산화막 스페이서(5)상에 잔류하는 티타늄막 제거 공정시 상기 티타늄막이 효과적으로 제거되지 않고 잔류하게 되어 전도성을 띄게 되거나, 극히 일부나마 티타늄 이온이 상기 산화막 스페이서와 반응하여 전도성을 띄게 되어 게이트 전극(4)과 소오스/드레인 영역(7, 8)이 도통하게 되는 브리지(Bridge) 현상을 유발하게 되는 문제점이 있었다.
그러나, 엠베디드 메모리를 구현하기 위해서는 ASIC 회로에서의 소오스/드레인 영역의 저항을 줄이기 위해 자기정렬 실리사이드 구조로 형성해야 하므로, 자기 정렬 실리사이드 구조를 형성하면서도 누설전류를 증가시키지 않아야 한다.
만약, 소오스/드레인 접합의 깊이가 보다 깊어진다면 누설전류에 의한 문제점은 개선될 수 있으나, 소자가 점차 고집적화 되어가고 있는 현추세에 따라 반도체 소자의 소오스/드레인 접합도 계속해서 얕아져야 하므로 현재 기술 추이와 맞지 않다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 제안된 것으로, ASIC 회로 영역에서의 동작속도를 빠르게 유지하면서 DRAM 회로영역에서의 누설전류를 최소화할 수 있는 엠배디드 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도1A 및 도1B는 종래기술에 따른 엠배디드 메모리 소자의 제조 공정 단면도,
도2A 내지 도2C는 본 발명의 일실시예에 따른 엠배디드 메모리 소자의 제조공정 단면도,
도3은 본 발명의 일실시예에 따른 디램이 설계되는 부분을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 하부 기판 20 : 매몰 산화막
30 : 상부 기판 40 : 필드 산화막
50 : 게이트 산화막 60 : 게이트 전극
70 : 산화막 스페이서 80 : 질화막 스페이서
90a : 티타늄실리사이드막 100 : 저농도 이온주입 영역
110 : 고농도 이온주입 영역
상기 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, ASIC 회로영역과 메모리 회로영역이 혼재된 엠배디드 메모리 소자의 제조방법에 있어서, 반도체 기판 상에 게이트 절연막 및 폴리실리콘 게이트 전극을 형성하는 단계; 상기 반도체 기판에 저농도 이온주입을 수행하는 단계; 상기 폴리실리콘 게이트 전극 측벽에 제 1 절연막 스페이서를 형성하는 단계; 상기 제1 절연막 스페이서를 이온주입 마스크로 사용하여 고농도 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을형성하는 단계; 상기 소오스/드레인 영역이 형성된 전체구조 상에 상기 제1 절연막 스페이서와 식각선택비가 다른 절연막을 형성하는 단계; 상기 절연막에 대한 비등방성 전면식각 공정을 진행하여 상기 제1 절연막 스페이서의 측면에 제2 절연막 스페이서를 형성하는 단계; 상기 제2 절연막 스페이서가 형성된 전체구조 표면을 따라 실리사이드용 금속막을 형성하는 단계; 실리사이드용 금속막에 대한 열처리를 수행하여 상기 폴리실리콘 게이트 전극 및 노출된 상기 소오스/드레인 영역 상에 실리사이드막을 형성하는 단계; 실리사이드화 되지 않고 잔류하는 상기 실리사이드용 금속막을 제거하는 단계; 및 상기 제2 절연막 스페이서를 제거하는 단계를 포함하는 트랜지스터 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도2A 내지 도2C는 본 발명의 일실시예에 따른 엠배디드 메모리 소자 제조 공정 단면도로, 엠베디드 메모리 소자에서 특히, ASIC 회로가 설계되는 부분을 도시한 것이다. 본 실시예에서는 하부 기판(10), 매몰 산화막(20), 상부 실리콘층(30)의 적층 구조로 이루어진 SOI 기판을 사용한다. 일반적으로, SOI(Silicon-On-Insulator) 기판은 엠베디드 메모리 구현에 유리하다고 알려져 있다.
먼저, 도2A는 SOI 기판의 상부 실리콘층(30)에 필드 산화막(40)을 형성한 후, 전체구조 상부에 게이트 산화막(50) 및 게이트 전극용 폴리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트산화막(50)을 차례로 선택 식각하여 게이트 전극(60)을 형성한 다음, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입(N-)을 실시하여 저농도 이온주입 영역(100)을 형성한 것을 도시한 것이다.
이어서, 도2B는 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(60) 측벽에 산화막 스페이서(70)를 형성한 후, 고농도 이온 주입(N+)을 실시하여 고농도 이온주입 영역(110)을 형성하여 LDD 구조의 소오스/드레인 영역(100, 110)을 형성한 다음, 전체구조 상부에 1000Å의 두께로 질화막을 형성하고, 비등방성 전면식각에 의해 상기 산화막 스페이서(70) 측벽에 질화막 스페이서(80)를 형성한 것을 도시한 것이다.
마지막으로, 도2C는 전체구조 상부에 400Å 정도 두께의 티타늄막을 형성하고, 일정 시간동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시하여 상기 게이트 전극(60) 및 소오스/드레인 영역(100, 110)의 실리콘과 티타늄의 반응을 통해 티타늄실리사이드막(90a)을 형성한 후, 상기 필드 산화막(40) 및 산화막 스페이서(70) 상부의 티타늄막을 상기 게이트 전극(60) 및 소오스/드레인 영역(100, 110)에 형성된 티타늄실리사이드막(90a)과의 식각선택비를 이용하여 제거하고, 제2 급속 열처리 공정을 실시한 다음, 상기 산화막 스페이서(70)와 질화막 스페이서(80)의 식각 선택비를 이용하여 상기 질화막 스페이서(80)를 제거한 것을 도시한 것이다.
상기와 같은 질화막 스페이서(80)의 제거 공정에 의해 소오스/드레인영역(100, 110) 상에 형성된 티타늄실리사이드막(90a)과 산화막 스페이서(70) 사이가 질화막 스페이서(80)의 두께만큼 이격된다. 이는 기존의 모스 트랜지스터에서 접합면의 깊이를 깊게 형성할수록 누설전류가 줄어드는 것과 같은 효과를 주게 된다. 또한, 티타늄막 제거시 질화막 스페이서(80) 상에 일부 잔류 성분이 있는 경우나 티타늄 이온과 질화막 스페이서(80)의 반응에 의한 누설전류 및 브릿지 현상을 근본적으로 방지할 수 있다.
도3은 본 발명의 일실시예에 따른 엠베디드 메모리 소자에서 디램이 설계되는 부분을 도시한 단면도로, 도2B의 질화막 스페이서(80) 형성 공정 이후에 셀(Cell) 간의 간격이 좁아 디램 셀이 완전히 질화막(80)으로 덮힌 것을 도시한 것이다.
도3에 도시된 구조를 다시 상술하면 다음과 같다.
ASIC 회로와 DRAM 회로가 혼재되어 함께 탑재된 엠베디드 메모리 소자를 제고하는 경우, ASIC 회로와 DRAM 회로를 따로 따로 제작하는 것이 아니라, 동시에 형성하게 된다.
이러한 점을 참조하여 설명하면, 도2B에 도시된 바와같이 ASIC 회로 영역에 산화막 스페이서(70)를 구비한 게이트 전극(60), 소오스/드레인(100) 등이 형성될 때에, 마찬가지로 DRAM 회로 영역에서도 산화막 스페이서(70)가 구비된 게이트 전극(60) 및 소오스/드레인(100)이 동시에 형성된다.
다음으로 산화막 스페이서(70) 상에 질화막 스페이서(80)를 추가로 형성하기 위하여 질화막(80)을 전체 칩 상에 도포하는 경우, 이때의 DRAM 회로 영역의 모습을 도시한 도면이 도3이다.
여기서, DRAM 회로는 ASIC 회로에 비해 게이트 간의 간격이 매우 좁기 때문에, 디램 셀이 질화막(80)으로 완전히 덮혀 있음을 알 수 있다.
이와 같이 질화막(80)을 전체 칩 상에 도포한 이후에, 질화막 스페이서(80)를 형성하기 위한 비등방성 전면식각 공정을 진행하면, ASIC 회로 영역에서는 도2B에 도시된 바와 같이 이중 스페이서(70, 80)를 측면에 구비한 게이트 전극이 형성된다. 반면, DRAM 회로 영역에서는 조밀한 게이트 전극 사이를 메우고 있는 질화막(80)이 전술한 비등방성 전면식각 공정을 통해서도 제거되지 않고 잔존하게 되므로, 소오스/드레인이 형성된 상부 기판(30)의 표면이 노출되지 않는다(미도시).
이와 같이 비등방성 전면식각공정을 진행한 이후에, 전술한 바와 같이 실리사이드를 형성하기 위한 티타늄막을 400Å 정도의 두께로 증착하고 일정시간 동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시한다.
그 결과, ASIC 회로 영역에서는 게이트 전극(60) 및 소오스/드레인 영역(100, 110)상의 티타늄막이 상 변환되어 티타늄실리사이드막(90a)이 형성된다. 반면, DRAM 회로영역에서는 게이트 전극(60) 사이를 질화막(80)이 메우고 있으므로, 게이트 전극(60) 상부에만 티타늄 실리사이드막이 형성될 뿐, 소오스/드레인 영역(100, 110)에는 티타늄 실리사이드막이 형성되지 않는다.
이후, 미반응 티타늄막 제거 공정 및 제2 급속-열처리 공정을 실시하고, ASIC 회로영역에 형성된 질화막 스페이서(80) 및 DRAM 회로영역의 게이트 전극 사이를 메우고 있는 질화막(80)을 제거한다.
이때, 질화막 스페이서(80)를 구성하는 질화막과 산화막 스페이서(70)를 구성하는 산화막은 그 식각선택비가 다르기 때문에, 산화막 스페이서(70)의 형태를 훼손시키지 않고도 질화막 스페이서(80)만을 선택적으로 제거할 수 있다.
이상과 같은 공정이 완료된 모습을 보면, ASIC 회로영역에서는 게이트 전극의 상부 및 소오스/드레인 영역에 실리사이드가 형성되어 있으며, DRAM 회로영역에서는 게이트 전극의 상부에만 실리사이드가 형성된다.
따라서, ASIC 회로영역에서는 게이트 전극 및 소오스/드레인 영역의 저항을 낮출 수 있어 고속 동작이 가능할 뿐만 아니라, 질화막 스페이서(80)가 제거될 때, 질화막 스페이서(80) 상에 남아있을 지도 모르는 티타늄 막도 함께 제거되기 때문에, 게이트 전극(60)와 소오스/드레인 영역(100, 110)과 누설전류를 유발하게 되어 게이트 전극과 소오스/드레인 영역이 도통하게 되는 브리지 현상을 방지할 수 있다.
또한, DRAM 회로영역에서는, 게이트 전극의 상부에만 실리사이드가 형성될 뿐, 소오스/드레인 영역에는 실리사이드가 형성되지 않기 때문에, 누설전류의 증가를 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 통상적인 LDD 구조를 갖는 트랜지스터를 제작하고, LDD 구조 형성을 위해 게이트 전극 측벽에 사용되는 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각 선택비가 다른 제2 절연막 스페이서를 형성한 후, 통상적인 자기정렬 실리사이드 형성 공정을 진행함으로써, 소오스/드레인 접합의 저항을 최소화하면서 누설전류에 의한 게이트 전극 및 소오스/드레인 영역간의 브리지 현상을 제거할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- ASIC 회로영역과 메모리 회로영역이 혼재된 엠배디드 메모리 소자의 제조방법에 있어서,반도체 기판 상에 게이트 절연막 및 폴리실리콘 게이트 전극을 형성하는 단계;상기 반도체 기판에 저농도 이온주입을 수행하는 단계;상기 폴리실리콘 게이트 전극 측벽에 제1 절연막 스페이서를 형성하는 단계;상기 제1 절연막 스페이서를 이온주입 마스크로 사용하여 고농도 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역이 형성된 전체구조 상에 상기 제1 절연막 스페이서와 식각선택비가 다른 절연막을 형성하는 단계;상기 절연막에 대한 비등방성 전면식각 공정을 진행하여 상기 제1 절연막 스페이서의 측면에 제2 절연막 스페이서를 형성하는 단계;상기 제2 절연막 스페이서가 형성된 전체구조 표면을 따라 실리사이드용 금속막을 형성하는 단계;실리사이드용 금속막에 대한 열처리를 수행하여 상기 폴리실리콘 게이트 전극 및 노출된 상기 소오스/드레인 영역 상에 실리사이드막을 형성하는 단계;실리사이드화 되지 않고 잔류하는 상기 실리사이드용 금속막을 제거하는 단계; 및상기 제2 절연막 스페이서를 제거하는 단계를 포함하는 엠배디드 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막 스페이서는 산화막 스페이서인 것을 특징으로 하는 엠배디드 메모리 소자의 제조방법.
- 제2항에 있어서,상기 제2 절연막 스페이서는 질화막 스페이서인 것을 특징으로 하는 엠배디드 메모리 소자의 제조방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 절연막을 형성하는 단계에서,상기 비등방성 전면식각 공정에 의해 상기 ASIC 회로영역에서는 상기 제2 절연막 스페이서가 형성되고, 상기 메모리 회로영역에서는 상기 소오스/드레인 영역이 노출되지 않도록 하는 두께로 상기 절연막을 형성하는 것을 특징으로 하는 엠배디드 메모리 소자의 제조방법.
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| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| KR0167606B1 (ko) * | 1994-12-28 | 1999-01-15 | 김주용 | 모스 트랜지스터 제조방법 |
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