KR19980057077A - 반도체 장치의 트랜지스터 제조방법 - Google Patents
반도체 장치의 트랜지스터 제조방법 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
ASIC 회로에 있어서의 소오스/드레인 접합 저항을 최소화하면서 DRAM 회로에 있어서 누설전류가 증가하는 것을 방지하기 위한 반도체 장치의 트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
통상적인 LDD 구조를 갖는 트랜지스터를 제작하고, LDD 구조 형성을 위해 게이트전극 측벽에 사용되는 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각 선택비가 다른 제2 절연막 스페이서를 형성한 후, 통상적인 샐리사이드 형성 공정을 진행하고, 상기 제2 절연막 스페이서를 제거하는 것을 포함해서 이루어진 반도체 장치의 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 트랜지스터 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 트랜지스터 제조방법에 관한 것으로, 특히 디램(DRAM) 셀(Cell)과 ASIC 회로를 하나의 칩에 동시에 구현시키는 엠베디드(Embedded) 메모리(Memory)에 있어서의 트랜지스트 제조방법에 관한 것이다.
일반적으로, 반도체 칩(Chip)은 중앙 처리 장치(CPU)와 같은 고속 동작용 연산 칩(Chip)과 디램(DRAM)과 같은 기억 칩(Chip)으로 크게 나누어지게 되는데, 상기 고속 동작용 연산 칩과 기억 칩은 제작 방법이 상이하다.
먼저, 연산 칩의 경우 고속 동작을 주목적으로하기 때문에 전자는 저항의 감소를 통한 동작 속도의 증가가 중요한 요소이며, 기억 칩의 경우 데이터의 저장이 주목적이므로 누설 전류의 감소를 통한 데이터 저장의 신뢰성을 높이는 것이 중요한 요소이다.
최근에는 상기와 같은 상이한 특성을 갖는 두 종류의 칩을 하나의 칩에 동시에 구현하는 엠베디드(Embedded) 메모리 제작을 위해 연구와 개발을 지속적으로 진행하고 있는데, 이러한 엠베디드(Embedded) 메모리를 구현함에 있어서 소오스/드레인의 저항을 줄여 회로의 동작 속도를 증가시킴과 동시에 접합(Junction) 누설전류의 감소를 통한 테이터 저장의 신뢰성을 높일 수 있는 소자 제작이 관건이 되고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 트랜지스터 제조 공정 단면도로, 특히 ASIC 회로가 설계되는 부분을 도시한 것이다.
먼저, 도 1a는 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3) 및 게이트전극(4)을 형성하고, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입(N -)을 실시하여 저농도 이온주입 영역(7)을 형성한 후, 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(4) 측벽에 산화막 스페이서(5)를 형성한 다음, 고농도 이온 주입(N+)을 실시하여 고농도 이온주입 영역(8)을 형성하여 LDD 구조의 소오스/드레인 영역(7, 8)을 형성한 것을 도시한 것이다.
이어서, 도 1b는 전체구조 상부에 400Å 정도 두께의 티타늄막을 형성하고, 일정 시간동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시하면 상기 게이트 전극(4) 및 소오스/드레인 영역(7, 8)상의 상기 티타늄막은 실리콘과 반응하여 상 변환되어 티타늄실리사이드막(6a)이 형성되고, 상기 필드 산화막(2) 및 산화막 스페이서(5) 상부의 티타늄막은 반응하지 않고 원래의 성질을 유지하게 되며 상기 티타늄막과 게이트 전극(4) 및 소오스/드레인 영역(7, 8)에 형성된 티타늄실리사이드막(6a)의 식각선택비를 이용하여 상기 티타늄막을 제거한 다음, 제2 급속 열처리 공정을 실시한 것을 도시한 것이다.
상기와 같은 종래기술에 의해 샐리사이드 구조의 트랜지스터를 형성하게 될 경우 게이트 전극(4)이나 소오스/드레인 영역(7, 8)은 티타늄실리사이드막(6a)에 의해 접촉저항이 줄어들지만, 티타늄막의 원자의 일부는 열공정을 거치는 동안 소오스/드레인 영역(7, 8)과 실리콘 기판(1)의 접합면까지 확산되어 들어가 누설전류를 크게 증가시키게 되는 문제점이 있었다.
또한, 게이트 전극(4)이나 소오스/드레인 영역(7, 8) 상부의 티타늄막의 티타늄나이트라이드막(6a)으로의 상 변환을 위한 열처리 공정 이후의 산화막 스페이서(5)상의 티타늄막 제거 공정시 상기 티타늄막이 효과적으로 제거되지 않고 잔류하게되어 전도성을 띄게 되거나, 상기 티타늄막의 이온이 상기 산화막 스페이서와 반응하여 전도성을 띄게되어 게이트 전극(4)와 소오스/드레인 영역(7, 8)과 누설전류를 유발하게 되어 게이트 전극과 소오스/드레인 영역이 도통하게되는 브리지(Bridge)현상을 유발하게 되는 문제점이 있었다.
그러나, 엠베디드(Embedded) 메모리(Memory)를 구현하기 위해서는 ASIC회로에서의 소오스/드레인 영역의 저항을 줄이기 위해 샐리사이드 구조로 형성해야하므로, 샐리사이드 구조를 형성하면서도 누설전류를 증가시키지 않아야 하는데, 만약 소오스/드레인 접합의 깊이가 깊어지면 누설전류에 의한 문제점은 개선될 수 있으나 소자가 점차 고집적화되어가고있는 추세에 있어서 반도체 소자의 소오스/드레인 접합도 계속해서 얕아져야 하므로 현재 기술 추이와 맞지 않게된다.
상기와 같은 문제점을 해결하기 위해서 안출된 본 발명은 ASIC 회로에 있어서의 소오스/드레인 접합 저항을 최소화하면서 DRAM 회로에 있어서 누설전류에 의한 게이트 전극 및 소오스/드레인 영역간의 브리지 현상을 제거하기 위한 반도체장치의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 트랜지스터 제조 공정 단면도,
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 트랜지스터 제조공정 단면도,
도 3은 본 발명의 일실시예에 따른 디램이 설계되는 부분을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 하부 기판 20 : 매몰 산화막
30 : 상부 기판 40 : 필드 산화막
50 : 게이트 산화막 60 : 게이트 전극
70 : 산화막 스페이서 80 : 질화막 스페이서
90a : 티타늄실리사이드막 100 : 저농도 이온주입 영역
110 : 고농도 이온주입 영역
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 저농도 이온주입 공정을 실시하는 단계, 상기 게이트전극 측벽에 제1 절연막 스페이서를 형성하는 단계, 고농도 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성하는 단계, 상기 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각선택비가 다른 제2 절연막 스페이서를 형성하는 단계, 전체구조 상부에 금속막을 형성한 후, 열처리하여 상기 금속막을 상 변환시키는 단계, 상 변환이 이루어지지 않은 금속막을 제거하는 단계 및 상기 제2 절연막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 트랜지스터 제조 공정 단면도로, 특히 ASIC 회로가 설계되는 부분을 도시한 것이다.
먼저, 도 2a는 소정부위의 상부 기판(30)을 열산화하여 필드 산화막(40)을 형성한 후, 전체구조 상부에 게이트 산화막(50) 및 게이트 전극용 폴리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(50)을 차례대로 선택식각하여 게이트 전극(60)을 형성한 다음, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온 주입(N-)을 실시하여 저농도 이온주입 영역(100)을 형성한 것을 도시한 것이다.
이어서, 도 2b는 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(60) 측벽에 산화막 스페이서(70)를 형성한 후, 고농도 이온주입(N+)을 실시하여 고농도 이온주입 영역(110)을 형성하여 LDD 구조의 소오스/드레인 영역(100, 110)을 형성한 다음, 전체구조 상부에 1000Å의 두께로 질화막을 형성하고, 비등방성 전면식각에 의해 상기 산화막 스페이서(70) 측벽에 질화막 스페이서(80)를 형성한 것을 도시한 것이다.
마지막으로, 도 2c는 전체구조 상부에 400Å 정도 두께의 티타늄막을 형성하고일정 시간동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시하여 상기 게이트 전극(60) 및 소오스/드레인 영역(100, 110)상의 상기 티타늄막을 상 변환시켜 티타늄실리사이드막(90a)을 형성한 후, 상기 필드 산화막(40) 및 산화막 스페이서(70) 상부의 티타늄막을 상기 게이트 전극(60) 및 소오스/드레인 영역(100, 110)에 형성된 티타늄실리사이드막(90a)과의 식각선택비를 이용하여 제거하고, 제2 급속 열처리 공정을 실시한 다음, 상기 산화막 스페이서(70)와 질화막 스페이서(80)의 식각 선택비를 이용하여 상기 질화막 스페이서(80)를 제거한 것을 도시한 것으로, 이때 상기 질화막 스페이서(80)의 제거 공정에 의해 질화막 스페이서상에 티타늄막이 잔류하게 되어 전도성을 띄게 되거나, 티타늄막의 티타늄나이트라이드막으로의 상 변환을 위한 열처리 공정시 상기 질화막 스페이서(80)와 상기 티타늄막의 이온이 반응하여 전도성을 띄게되게 되어 게이트 전극(60)와 소오스/드레인 영역(100, 110)과 누설전류를 유발하게 되어 게이트 전극과 소오스/드레인 영역이 도통하게되는 브리지 현상을 방지할 수 있다.
도 3은 본 발명의 일실시예에 따른 디램이 설계되는 부분을 도시한 단면도로, 도 2b의 질화막 스페이서 형성 공정 이후에 셀(Cell) 간의 간격이 좁아 디램 셀이 완전히 질화막으로 덮힌 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 통상적인 LDD 구조를 갖는 트랜지스터를 제작하고, LDD 구조 형성을 위해 게이트 전극 측벽에 사용되는 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각 선택비가 다른 제2 절연막 스페이서를 형성한 후, 통상적인 샐리사이드 형성 공정을 진행함으로써, 소오스/드레인 접합의 저항을 최소화하면서 누설전류에 의한 게이트 전극 및 소오스/드레인 영역간의 브리지 현상을 제거할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 하부 기판, 매몰 절연막 및 상부 기판으로 형성된 반도체 기판상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 저농도 이온주입 공정을 실시하는 단계, 상기 케이트 전극 측벽에 제1 절연막 스페이서를 형성하는 단계, 고농도 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성하는 단계, 상기 제1 절연막 스페이서 측벽에 상기 제1 절연막 스페이서와 식각선택비가 다른 제2 절연막 스페이서를 형성하는 단계, 전체구조 상부에 금속막을 형성한 후, 열처리하여 상기 금속막을 상 변환시키는 단계, 상 변환이 이루어지지 않은 금속막을 제거하는 단계 및 상기 제2 절연막 스페이서를 제거하는 단계를 포함해서 이루어진 반도체 장치의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1 절연막 스페이서는 산화막 스페이서인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제2 절연막 스페이서는 질화막 스페이서인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
- 제3항에 있어서, 상기 질화막 스페이서는 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
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Payment date: 20110526 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |