KR960035846A - 실리사이드를 이용한 접합 형성방법 - Google Patents

실리사이드를 이용한 접합 형성방법 Download PDF

Info

Publication number
KR960035846A
KR960035846A KR1019950006699A KR19950006699A KR960035846A KR 960035846 A KR960035846 A KR 960035846A KR 1019950006699 A KR1019950006699 A KR 1019950006699A KR 19950006699 A KR19950006699 A KR 19950006699A KR 960035846 A KR960035846 A KR 960035846A
Authority
KR
South Korea
Prior art keywords
forming
silicide
layer
junction
planarization
Prior art date
Application number
KR1019950006699A
Other languages
English (en)
Other versions
KR0172515B1 (ko
Inventor
유상호
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950006699A priority Critical patent/KR0172515B1/ko
Publication of KR960035846A publication Critical patent/KR960035846A/ko
Application granted granted Critical
Publication of KR0172515B1 publication Critical patent/KR0172515B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 제조 공정중 트랜지스터의 소스/드레인 접합 형성방법에 관한 것으로, 특히 예정된 접합영역에 실리사이드층을 형성하는 제1단계; 평탄화 하는 제2단계; 및 상기 접합영역의 실리사이드층에 불순물을 이온주입하는 제3단계를 포함하여 이루어짐으로써 본 발명은 산화막 고온 평탄화 처리시간 감소와 응력으로 실리사이드층의 열적 불안정을 개선하며, 두께가 균일한 실리사이드층을 형성할 수 있다.

Description

실리사이드를 이용한 접합 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1C도는 본 발명의 일실시예에 따른 소스/드레인 접합 형성 공정 단면도.

Claims (9)

  1. 실리사이드를 이용한 트랜지스터의 소스/드레인 접합 형성방법에 있어서, 예정된 접합영역에 실리사이드층을 형성하는 제1단계; 평탄화 하는 제2단계; 및 상기 접합영역의 실리사이드층에 불순물을 이온주입하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  2. 제1항에 있어서, 상기 제3단계 후 소정의 평탄화절연층을 형성한 다음, 고온 평턴화하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  3. 제1항에 있어서, 상기 실리사이드층은 티타늄실리사이드(TiSi2)층인 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  4. 제2항에 있어서, 상기 고온 평탄화 단계는 소정의 평탄화절연층을 형성한 다음, 300 내지 900℃의 온도에서 고온 평탄화하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  5. 제1항 또는 제3항에 있어서, 상기 제1단계는 실리콘기판(1)에 필드산화막(2), 게이트산화막(3), 게이트전극(4)을 형성한 다음, 측면에 스페이서절연막(5)을 형성하는 단계; 상기 구조 전체 상부에 전이금속층(6)을 형성한 다음, 열처리하여 상기 실리콘기판에 접해있는 전이금속층을 실리사이드화하는 단계; 실리사이드화 되지 않은 전이금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  6. 제5항에 있어서, 상기 실리사이드화 되지 않은 전이금속층을 제거하는 단계는 NH4OH:H2O2:H2O가 1:1:5로 혼합된 용액에서 75℃ 온도로 유지한채 선택적 에칭을 통해 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  7. 제1항에 있어서, 상기 제2단계는 상기 제1단계 수행 후 전체 상부에 산화막을 3000Å두께로 형성한 다음 800 내지 900℃ 정도의 고온에서 열처리함으로써 이루어지는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  8. 제1항에 있어서, 상기 제3단계의 주입불순물은 아세닉(As) 또는 보론(B) 중 어느 하나인 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
  9. 제7항 또는 제8항에 있어서, 상기 불순물의 사영비정(Projected Range)은 실리사이드층과 실리콘 기판과의 계면에 존재하게 하는 것을 특징으로 하는 실리사이드를 이용한 접합 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006699A 1995-03-28 1995-03-28 전계효과 트랜지스터 제조방법 KR0172515B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950006699A KR0172515B1 (ko) 1995-03-28 1995-03-28 전계효과 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950006699A KR0172515B1 (ko) 1995-03-28 1995-03-28 전계효과 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR960035846A true KR960035846A (ko) 1996-10-28
KR0172515B1 KR0172515B1 (ko) 1999-03-30

Family

ID=19410697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950006699A KR0172515B1 (ko) 1995-03-28 1995-03-28 전계효과 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR0172515B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440075B1 (ko) * 1996-12-31 2004-10-08 주식회사 하이닉스반도체 반도체소자의트랜지스터제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440075B1 (ko) * 1996-12-31 2004-10-08 주식회사 하이닉스반도체 반도체소자의트랜지스터제조방법

Also Published As

Publication number Publication date
KR0172515B1 (ko) 1999-03-30

Similar Documents

Publication Publication Date Title
KR940005721B1 (ko) Sos 및 soi 장치의 메사 구조를 위한 연부 도핑 프로세스
KR960035846A (ko) 실리사이드를 이용한 접합 형성방법
JPH1064898A (ja) 半導体装置の製造方法
KR100187680B1 (ko) 반도체 소자의 제조방법
JPH1065171A (ja) モストランジスタの製造方法
KR100402106B1 (ko) 반도체 소자의 제조 방법
KR100209232B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR100209229B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR100192364B1 (ko) 모스 트랜지스터 제조방법
JP2525169B2 (ja) 半導体装置の製造方法
JPH09162396A (ja) 半導体装置の製造方法
KR100438665B1 (ko) 엠배디드 메모리 소자의 제조방법
JPH0521463A (ja) 薄膜トランジスタの製造方法
KR100418571B1 (ko) 저농도 도핑 드레인 구조의 모스 트랜지스터 제조방법
JP3311082B2 (ja) 半導体装置の製造方法
KR920009894B1 (ko) 고압 반도체 소자의 제조방법
JP2001156289A (ja) 絶縁ゲート型半導体装置の製造方法
JP2685493B2 (ja) 半導体装置の製造方法
KR100228334B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
JPS6367778A (ja) 半導体装置の製造方法
KR970003682A (ko) 저도핑 드레인 구조의 모스 트랜지스터 제조 방법
KR960002818A (ko) 반도체소자의 트랜지스터 형성방법
JP2002118251A (ja) 半導体装置及びその製造方法
KR970052859A (ko) 실리사이드 반도체 소자의 제조방법
KR19980040749A (ko) 반도체 장치의 전계효과트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee